特許

J-GLOBAL ID：200903057452921526

半導体装置の製造方法

発明者： 上田 多加志
出願人/特許権者： シャープ株式会社
代理人 (1件)： 野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-205762
公開番号（公開出願番号）：特開2005-056900
出願日： 2003年08月04日
公開日（公表日）： 2005年03月03日
要約：

【課題】本発明の目的は、ソース・ドレイン領域を形成するSiGe層のシリサイド形成法に係り、Geによる被シリサイド層の凝集を抑制し、低抵抗のSiGe-シリサイドを簡便に形成する技術を提供することにある。【解決手段】上記課題を、歪Siチャネルを有する半導体装置の製造方法であって、Si基板上の緩和状態のSiGe層とその上の歪状態のSi層とからなる積層上に、ゲート電極を形成する工程、ゲート電極をマスクとしてソース・ドレイン領域を形成するとともに、その領域の間の少なくとも歪Si層にチャネル領域を形成する工程、ソース・ドレイン領域の少なくとも表面層領域をアモルファス化する工程、アモルファス化された領域の直上を少なくとも含めて、金属層を堆積する工程、加熱処理に付して、アモルファス化領域と金属層とを反応させ、アモルファス化領域上に存在する金属層を金属シリサイド層に変換する工程、残存した不用の金属層を除去する工程を含むことを特徴とする半導体装置の製造方法を提供することで解決できる。【選択図】 図1

請求項（抜粋）：

歪Siチャネルを有する半導体装置の製造方法であって、 Si基板上の緩和状態のSiGe層とその上の歪状態のSi層とからなる積層上に、ゲート電極を形成する工程、 ゲート電極をマスクとしてソース・ドレイン領域を形成するとともに、その領域の間の少なくとも歪Si層にチャネル領域を形成する工程、 ソース・ドレイン領域の少なくとも表面層領域をアモルファス化する工程、 アモルファス化された領域の直上を少なくとも含めて、金属層を堆積する工程、加熱処理に付して、アモルファス化領域と金属層とを反応させ、アモルファス化領域上に存在する金属層を金属シリサイド層に変換する工程、 残存した不用の金属層を除去する工程 を含むことを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L29/78 ,  H01L21/265 ,  H01L21/28 ,  H01L21/336 ,  H01L29/417

FI (5件)：

H01L29/78 301B ,  H01L21/28 301S ,  H01L29/50 M ,  H01L21/265 Q ,  H01L29/78 301P

Fターム (64件)：

4M104AA03 ,  4M104AA07 ,  4M104BB01 ,  4M104BB20 ,  4M104BB21 ,  4M104BB22 ,  4M104BB24 ,  4M104BB25 ,  4M104BB26 ,  4M104BB27 ,  4M104BB28 ,  4M104DD02 ,  4M104DD21 ,  4M104DD26 ,  4M104DD78 ,  4M104DD84 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH16 ,  5F140AA00 ,  5F140AA10 ,  5F140AC28 ,  5F140AC36 ,  5F140BA01 ,  5F140BA05 ,  5F140BA17 ,  5F140BB18 ,  5F140BC12 ,  5F140BE07 ,  5F140BF04 ,  5F140BF11 ,  5F140BF18 ,  5F140BG08 ,  5F140BG12 ,  5F140BG28 ,  5F140BG30 ,  5F140BG34 ,  5F140BG35 ,  5F140BG37 ,  5F140BG44 ,  5F140BG45 ,  5F140BG52 ,  5F140BG53 ,  5F140BG56 ,  5F140BH15 ,  5F140BH21 ,  5F140BH22 ,  5F140BJ01 ,  5F140BJ08 ,  5F140BK02 ,  5F140BK13 ,  5F140BK21 ,  5F140BK22 ,  5F140BK25 ,  5F140BK29 ,  5F140BK30 ,  5F140BK34 ,  5F140BK35 ,  5F140BK38 ,  5F140BK39 ,  5F140CA03 ,  5F140CB04 ,  5F140CF04