特許

J-GLOBAL ID：200903057485380539

半導体集積回路装置

発明者： 大湯 静憲 ,  熊内 隆宏
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願2000-147157
公開番号（公開出願番号）：特開2001-332706
出願日： 2000年05月19日
公開日（公表日）： 2001年11月30日
要約：

【要約】【課題】 SGI応力の影響を軽減したペアトランジスタを持つ半導体集積回路装置を提供する。【解決手段】 差動形態で動作する第1と第2MOSFETとを第1方向に並んで配置し、かかる第1と第2MOSFETからなる組の複数個を上記第1方向と直交する第2方向に配置し、上記第1MOSFETと隣接する第1素子形成領域との間に設けられる第1SGIと、上記第2MOSFETと隣接する2素子形成領域との間に設けられる第2SGIのそれぞれにおいて、上記第1SGIから上記第1MOSFETの素子形成領域に向かう応力と、上記第2SGIから上記第2MOSFETの素子形成領域に向かう応力との差を軽減するように上記第2方向に延長してダミーの素子形成領域を設けて応力干渉防止パターンとしての役割を持たせる。

請求項（抜粋）：

差動形態で動作し、第1方向に並んで設けられる第1と第2MOSFETの複数組が上記第1方向と直交する第2方向に配置され、上記第1MOSFETと隣接して設けられる第1素子形成領域との間に設けられる第1SGIと、上記第2MOSFETと隣接して設けられる2素子形成領域との間に設けられる第2SGIとを備え、上記第1と第2SGIのそれぞれにおいて、上記第1SGIから上記第1MOSFETの素子形成領域に向かう応力と、上記第2SGIから上記第2MOSFETの素子形成領域に向かう応力との差を軽減するように上記第2方向に延長されるダミーの素子形成領域を応力干渉防止パターンとして設けてなることを特徴とする半導体集積回路装置。

IPC (6件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/76 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 27/08 331

FI (5件)：

H01L 27/08 331 A ,  H01L 27/10 681 G ,  H01L 21/76 L ,  H01L 27/08 321 K ,  H01L 27/10 681 D

Fターム (15件)：

5F032AA34 ,  5F032BA08 ,  5F032CA23 ,  5F048AA07 ,  5F048AB01 ,  5F048AC03 ,  5F048BG11 ,  5F083AD00 ,  5F083GA12 ,  5F083GA30 ,  5F083LA03 ,  5F083LA10 ,  5F083NA01 ,  5F083ZA10 ,  5F083ZA28