特許

J-GLOBAL ID：200903057495850835

半導体素子用の配線形成方法

発明者： 谷 幸一 ,  足利 欣哉
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 大垣 孝
公報種別：公開公報
出願番号（国際出願番号）：特願平5-022657
公開番号（公開出願番号）：特開平6-236883
出願日： 1993年02月10日
公開日（公表日）： 1994年08月23日
要約：

【要約】【目的】 コンタクトホ-ルにAl単結晶層を成長させることができる半導体素子用の配線の形成方法を提供すること。【構成】 拡散層28が形成されているSi基板30上に、絶縁膜32として層間絶縁膜32を形成した後、RIEによりコンタクトホ-ル34を形成する。次に、ダメ-ジ層36を含むSi基板30部分を900°Cの温度下で20分間、乾燥酸素雰囲気中で熱酸化を行い、約200A°の厚さの酸化層38を形成する。次に、酸化層38をHFを用いてエッチングして除去する。次に、原料にジメチルアルミニウムハイドライド((CH3 )2 AlH)を用い、減圧CVD法によりSi単結晶層40上に、選択的にAlの単結晶層42を成長させる。

請求項（抜粋）：

半導体素子用の配線を形成するにあたり、(a)素子領域が形成されているSi基板上に絶縁膜を設けた後、当該絶縁膜に、コンタクトホ-ルをエッチングにより開口する工程と、(b)前記Si基板に前記エッチングによって形成されたダメ-ジ層を除去する工程と、(c)該ダメ-ジ層が除去された前記コンタクトホ-ルに露出したSi基板上にSi単結晶層をエピタキシャル成長する工程と、(d)該Si単結晶層上に、選択的CVD法を用いてAlの単結晶層を成長させる工程とを含むことを特徴とする半導体素子用の配線形成方法。

IPC (3件)：

H01L 21/3205 ,  H01L 21/28 301 ,  H01L 21/285 301

FI (2件)：

H01L 21/88 N ,  H01L 21/88 D