特許

J-GLOBAL ID：200903057529717404

コンピュータ装置

発明者： 越智 正俊 ,  河田 和秀
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-315880
公開番号（公開出願番号）：特開平5-210616
出願日： 1991年11月29日
公開日（公表日）： 1993年08月20日
要約：

【要約】【目的】読み書き可能記憶装置と周辺回路との間で、DMA方式によりデータを転送するとき、インストラクション・フェッチのタイミングでDMA動作を行なうことにより、命令実行をさまたげないようにする。又、本発明により、CPUと周辺回路とのRAMの競合も発生しなくなる。【構成】命令を記憶する読み出し専用記憶手段と、データを記憶する読み書き可能な記憶手段と、中央処理装置および入出力手段により構成され、中央処理装置が命令を読み出すタイミング、すなわち、インストラクション・フェッチの期間に、読み書き可能な記憶手段を周辺回路に開放し、周辺回路は、専用のバスを介して命令実行をさまたげることなく記憶装置をアクセスすることができる。

請求項（抜粋）：

中央処理装置と、命令を記憶する読み出し専用記憶手段と、データを記憶する読み書き可能な記憶手段および入出力手段を有するコンピュータ装置において、前記中央処理装置が前記読み出し専用記憶手段から命令を読み出す期間に、前記入出力手段と前記読み書き可能な記憶手段とを接続することを特徴としたコンピュータ装置。

IPC (2件)：

G06F 13/28 310 ,  G06F 13/18 510

引用特許：

審査官引用 (4件)

• 特開昭58-084333
  
• 特開昭60-215270
  
• 特開昭61-006754
  
• 特開昭59-157740