特許
J-GLOBAL ID：200903057580318727
半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
宮田 金雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-010972
公開番号（公開出願番号）：特開平9-205154
出願日： 1996年01月25日
公開日（公表日）： 1997年08月05日
要約：
【要約】【課題】 EEPROMメモリセルトランジスタにおいては、高集積化に伴う素子の微細化の際、高さ方向への縮小、素子形成面積の縮小、製造工程の簡略化、素子分離耐圧の確保等が問題となっていた。【解決手段】 この発明によれば、CVD技術で所定の厚さに積層して形成する素子分離絶縁膜の垂直な断面を持つ開口部内に自己整合的にフローティングゲートを形成する。このフローティングゲートは開口部底面及びその底面の端部の上方に伸びて筒状体を形成する。コントロールゲートは、誘電体膜を介してフローティングゲートの筒状体の凹部内及びフローティングゲートの上方に積層して形成され、その上面は平坦であり、フローティングゲートに接して素子分離絶縁膜の上面に配線は断線することなく形成可能となる。
請求項（抜粋）：
半導体基板の一主面上に形成され、半導体基板の一主面に対し略垂直な断面の開口部を有する素子分離絶縁膜、上記開口部底面となる上記半導体基板の表面に形成されたチャネル領域及びソース/ドレイン領域、上記チャネル領域上に形成されたゲート絶縁膜、上記開口部内のソース/ドレイン領域上に積層され、チャネル領域との境界上に略垂直な断面を有する絶縁膜、上記ゲート絶縁膜の上面及び絶縁膜の断面及び素子分離絶縁膜の開口部の断面に接して形成され、断面構造が凹状である第一の導電層、上記第一の導電層を覆って形成された誘電体膜、上記第一の導電層の凹状部内に上記誘電体膜を介して埋め込まれた第二の導電層を含むことを特徴とする半導体装置。
IPC (4件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, H01L 27/115
H01L 29/78 371
, H01L 27/10 434
