特許

J-GLOBAL ID：200903057598486031

MOSデバイスの集積化方法及び半導体チイップ

発明者： フェルッシオ フリシナ ,  ダヴィデ ボロネーシ ,  アンジェロ マリ
出願人/特許権者： エスティーマイクロエレクトロニクスエス.アール.エル.
代理人 (1件)： 杉村 暁秀 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-303877
公開番号（公開出願番号）：特開平11-214529
出願日： 1998年10月26日
公開日（公表日）： 1999年08月06日
要約：

【要約】【課題】 MOSデバイスを製造するための既知の製造工程に対して付加的な製造工程をできるだけ必要としない製造方法を提供することにある。【解決手段】 互いに異なる閾値電圧を有する複数の同一MOS技術デバイスを集積化するに当たり、a)ほぼ直線状の部分及びコーナ部分を有すると共に単位面積当たりのコーナ密度をそれぞれ有する少なくとも2個のMOSデバイスの少なくとも2個のゲート電極(5,5′、10,10′)を半導体材料層(2,2′)上に同時に形成する工程と、b)前記半導体層に不純物を選択的に導入して、ゲート電極の下方に延在する前記少なくとも2個のMOSデバイスのためのチャネル領域(7,7′)を同時に形成する工程とを具え、前記不純物の選択的な導入が前記ゲート電極をマスクとして用い、前記チャネル領域が各ゲート電極のコーナ部において前記ほぼ直線状部分における不純物濃度よりも低い不純物濃度を有し、前記2個のMOSデバイスが単位面積当たりのコーナ部の密度及び各ゲート電極のコーナ部の開口角に依存する閾値電圧をそれぞれ有する。

請求項（抜粋）：

互いに異なる閾値電圧を有する複数の同一MOS技術デバイスを集積化するに当たり、a)ほぼ直線状の部分及びコーナ部分を有すると共に単位面積当たりのコーナ部の密度をそれぞれ有する少なくとも2個のMOSデバイスの少なくとも2個のゲート電極(5,5’、10,10’)を半導体材料層(2,2’)上に同時に形成する工程と、b)前記半導体層に不純物を選択的に導入して、ゲート電極の下方に延在する前記少なくとも2個のMOSデバイスのためのチャネル領域(7,7’)を同時に形成する工程とを具え、前記不純物の選択的な導入が前記ゲート電極をマスクとして用い、前記チャネル領域が各ゲート電極のコーナ部において前記ほぼ直線状部分における不純物濃度よりも低い不純物濃度を有し、前記2個のMOSデバイスが単位面積当たりのコーナ部の密度及び各ゲート電極のコーナ部の開口角に依存する閾値電圧をそれぞれ有することを特徴とするMOSデバイスの集積化方法。

IPC (4件)：

H01L 21/8234 ,  H01L 27/088 ,  H01L 29/78 ,  H01L 21/336

FI (4件)：

H01L 27/08 102 C ,  H01L 29/78 652 E ,  H01L 29/78 652 L ,  H01L 29/78 658 B