特許

J-GLOBAL ID：200903057601157150

半導体記憶装置及びその製造方法

発明者： 清水 雅裕
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-327105
公開番号（公開出願番号）：特開平5-136368
出願日： 1991年11月13日
公開日（公表日）： 1993年06月01日
要約：

【要約】【目的】 DRAMのメモリセル構造の微細化とキャパシタ容量の増大を図った半導体記憶装置およびその製造方法を得る。【構成】 トレンチ分離構造を有するスタックトトレンチキャパシタセルにおいて、キャパシタ下部電極13とシリコン基板1上に形成された不純物拡散領域11aとのコンタクトホールをトレンチ8側壁に形成し、キャパシタを構成する電極13,21に高融点金属もしくはその化合物を用い、キャパシタの誘電体層20として強誘電体を用いるようにした。

請求項（抜粋）：

メモリセルを単位記憶回路として備えた半導体記憶装置において、半導体基板上に形成されたトレンチの側壁の所定の領域に形成された第1の不純物領域と、該第1の不純物領域との間にワード線に接続されたゲート電極を介在して前記半導体基板上に形成された第2の不純物領域とからなるアクセストランジスタと、前記第1の不純物領域に接続されトレンチの側壁内面に沿って形成された第1の電極層と、該第1の電極層上に形成された誘電体層と、該誘電体層上に形成された第2の電極層とからなるキャパシタとを有することを特徴とする半導体記憶装置。

IPC (2件)：

H01L 27/108 ,  G11C 11/401

FI (3件)：

H01L 27/10 325 M ,  G11C 11/34 352 Z ,  H01L 27/10 325 D