特許

J-GLOBAL ID：200903057633248068

半導体装置及びその製造方法

発明者： 鈴木 英司
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 上柳 雅誉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-271584
公開番号（公開出願番号）：特開2002-083865
出願日： 2000年09月07日
公開日（公表日）： 2002年03月22日
要約：

【要約】【課題】 素子分離用トレンチのアスペクト比が高くなっても、そのトレンチ内に埋め込まれる絶縁膜にボイドが発生することを抑制できる半導体装置及びその製造方法を提供する。【解決手段】 本発明に係る半導体装置の製造方法は、シリコン基板1にトレンチ1a,1bを形成する工程と、このトレンチ内及びシリコン基板上に高密度プラズマ化学気相成長法によりシリコン酸化膜5を堆積する工程、即ちシリコン酸化膜を成膜しながら該シリコン酸化膜をArイオンによってスパッタリングする工程と、シリコン基板上に存在するシリコン酸化膜をCMPによって研磨除去することにより、上記トレンチ内にシリコン酸化膜を充填する工程と、を具備する。

請求項（抜粋）：

半導体基板にトレンチを形成する工程と、このトレンチ内及び半導体基板上に高密度プラズマ化学気相成長法によりシリコン酸化膜を堆積する工程と、半導体基板上に存在するシリコン酸化膜をCMPによって研磨除去することにより、上記トレンチ内にシリコン酸化膜を充填する工程と、を具備することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/76 ,  C23C 16/40 ,  H01L 21/316

FI (3件)：

C23C 16/40 ,  H01L 21/316 X ,  H01L 21/76 L

Fターム (20件)：

4K030BA44 ,  4K030CA04 ,  4K030CA12 ,  4K030DA08 ,  4K030FA01 ,  5F032AA35 ,  5F032AA44 ,  5F032AA77 ,  5F032AA78 ,  5F032DA04 ,  5F032DA07 ,  5F032DA33 ,  5F032DA34 ,  5F058BA02 ,  5F058BC02 ,  5F058BF07 ,  5F058BF23 ,  5F058BF29 ,  5F058BF37 ,  5F058BF39