特許
J-GLOBAL ID：200903057679665747
テスト容易化半導体集積回路のレイアウト設計方法および設計装置
発明者：
出願人/特許権者：
代理人 (1件)：
若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平8-118917
公開番号（公開出願番号）：特開平9-305642
出願日： 1996年05月14日
公開日（公表日）： 1997年11月28日
要約：
【要約】【課題】 複数のスキャンパスをもつテスト容易化半導体集積回路のレイアウト設計において、スキャンパス長の合計を小さくする。【解決手段】 配置装置102によつて各セルの配置を決定した後、ノード割当装置106はスキャンパス長の合計ができるだけ小さくなるようにスキャンイン端子、スキャンアウト端子、スキャンFFの各スキャンパスヘの割当を行い、次に経路最適化装置107は各スキャンパスについてその長が最小になるようにスキャンFFの接続順序の決定・改善を行い、ノード交換装置108はスキャンパス長の合計が小さくなるように複数のスキャンパス間でスキャンFF、スキャンイン端子、スキャンアウト端子の交換を行う。
請求項（抜粋）：
複数のスキャンパスをもつテスト容易化半導体集積回路のレイアウト設計において、スキャンフリップフロップ、スキャンイン端子、スキャンアウト端子のスキャンパスヘの割当を決定するステップと、各スキャンパスの長さを最小化するためにスキャンフリップフロップの接続順序の決定・改善を行うステップと、スキャンフリップフロップ、スキャンイン端子、スキャンアウト端子をスキャンパス間で交換・移動することにより、全てのスキャンパス長の合計の最小化を図るステツプとからなるマルチスキャンパス最適化ステップを含むことを特徴とするレイアウト設計方法。
FI (2件)：
G06F 15/60 658 A
, G06F 15/60 654 N
