特許

J-GLOBAL ID：200903057761117626

アドレス生成器

発明者： 山口 賢太郎
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平11-370430
公開番号（公開出願番号）：特開2001-184260
出願日： 1999年12月27日
公開日（公表日）： 2001年07月06日
要約：

【要約】【課題】 アドレス生成器のハード量を増加させずに、順次出力するアドレスパターンのバリエーションを増加させる。【解決手段】 メモリ11は、更新用の1つのアドレスを格納するようになっており、3つの加算値レジスタ12〜14には異なる加算値を設定しておく。加算値変更手段20は、マスタカウンタ17が出力するカウント値のうちの指定するビットが予め設定したビットパターンに一致するか否かを検出し、選択信号S25,S26を出力する。選択器15が、選択信号S25,S26に基づいて加算値レジスタ12〜14の加算値を選択し、加算器16が、メモリ11に格納されているアドレスを読出して該加算値を加えて新たなアドレスを生成する。よって、加算値レジスタ12〜14或いは加算値変更手段20の設定により、アドレスパターンのバリエーションが増加する。

請求項（抜粋）：

記憶装置に格納された行列要素を読出して行列演算を行う計算機に対し、該演算の種類に応じた順序で該各行列要素を指定するアドレスを逐次生成するアドレス生成器において、前記アドレスの一つを格納して出力するメモリと、正或は負の互いに異なる加算値をそれぞれ格納する複数の加算値レジスタと、与えられた選択信号に基づき前記複数の加算値レジスタに格納された加算値を選択して出力する選択器と、前記選択器が出力する加算値と前記メモリから読出した前記アドレスとを加算して新たなアドレスを生成し、該新たなアドレスを該メモリに格納する加算器と、逐次インクリメントしたカウント値を複数ビット幅で出力するカウンタと、前記カウント値のうちの指定するビットが予め設定したビットパターンに一致することをイベントとし、該イベントに対応する前記選択信号を生成する加算値変更手段とを、備えたことを特徴とするアドレス生成器。

IPC (2件)：

G06F 12/02 580 ,  G06F 17/16

FI (2件)：

G06F 12/02 580 H ,  G06F 15/347 A

Fターム (7件)：

5B056BB39 ,  5B056FF02 ,  5B056FF05 ,  5B056FF09 ,  5B056FF10 ,  5B056HH03 ,  5B060AB08