特許
J-GLOBAL ID:200903057764010172
装置アービトレーション・レベルを使用し、1つの端末ブリッジにつき複数のIOAを可能にする、LPAR環境におけるDMAウィンドウ
発明者:
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出願人/特許権者:
代理人 (1件):
坂口 博 (外1名)
公報種別:公開公報
出願番号(国際出願番号):特願2002-010686
公開番号(公開出願番号):特開2002-318701
出願日: 2002年01月18日
公開日(公表日): 2002年10月31日
要約:
【要約】 (修正有)【課題】 論理分割システム内の1つのOSにより使用されるI/Oが、システム内の別のOSに属するデータを破壊またはフェッチすることを防止する。【解決手段】 ハイパバイザが、入出力アダプタの各々にI/OバスDMAアドレス範囲を割当て、直接メモリ・アクセス(DMA)操作の間に、1論理区画内の入出力アダプタと、他の論理区画に割当てられたメモリ・ロケーションとの間のデータの伝送を防止する。I/Oアダプタ(IOA)が端末ブリッジを介してPCIホスト・ブリッジに接続される。単一の端末ブリッジが複数のIOAをサポートしてもよく、あらゆる端末ブリッジが範囲レジスタの複数のセットを有し、各々のセットがそれぞれのIOAに関連付けられる。PCIバスを使用する入出力アダプタの1つを選択するアービタが提供される。端末ブリッジがアービタからIOAへのグラント信号を調査し、使用される範囲レジスタのセットを決定する。
請求項(抜粋):
複数の論理区画と、各々が前記複数の論理区画の1つに割当てられる複数のオペレーティング・システムと、各々が前記複数の論理区画の1つに割当てられる複数のメモリ・ロケーションと、データ伝送バスと、前記伝送バスに接続される少なくとも1つの端末ブリッジと、各々が前記複数の論理区画の異なる1つに関連付けられ、前記端末ブリッジに接続される複数の入出力アダプタと、前記複数の論理区画の内の第1の論理区画に関連付けられる前記入出力アダプタの所与の1つと、前記第1の論理区画に割当てられない前記メモリ・ロケーションとの間のデータの伝送を阻止する手段とを含む、論理分割データ処理システム。
IPC (4件):
G06F 9/46 350
, G06F 12/14 310
, G06F 13/36 310
, G06F 15/177 682
FI (4件):
G06F 9/46 350
, G06F 12/14 310 H
, G06F 13/36 310 E
, G06F 15/177 682 B
Fターム (20件):
5B017AA02
, 5B017BA01
, 5B017BB06
, 5B017CA01
, 5B045BB12
, 5B045BB29
, 5B045BB30
, 5B045DD02
, 5B061AA00
, 5B061FF01
, 5B061FF07
, 5B061GG02
, 5B061GG06
, 5B098AA03
, 5B098AA10
, 5B098GD03
, 5B098GD15
, 5B098GD21
, 5B098HH00
, 5B098HH07
引用特許:
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