特許
J-GLOBAL ID：200903057787422834

集積回路ウエハ・テスタのタイミングを較正するためのシステム

発明者：
ミラー,チャールズ,エー.

ミラー,チャールズ,エー. について


出願人/特許権者：
フォームファクター,インコーポレイテッド

フォームファクター,インコーポレイテッド について


代理人 (3件)： 稲葉 良幸 ,  田中 克郎 ,  大賀 眞司
公報種別：公表公報
出願番号（国際出願番号）：特願2002-506116
公開番号（公開出願番号）：特表2004-502174
出願日： 2001年03月28日
公開日（公表日）： 2004年01月22日
要約：
ウエハ・レベル集積回路(IC)テスタのためのタイミング較正システムを開示する。各テスタ・チャネルの比較較正遅延を調節するために、相互接続システムは、試験されるウエハ上のICの代わりに、「較正」ウエハ上の相互接続領域に、テスタ・チャネルを順次接続する。各相互接続領域は、較正されるチャネルをスペア・チャネルに連結する経路を提供する。較正されているチャネルのプログラム可能な駆動遅延と、スペア・チャネルのプログラム可能な比較および比較較正遅延とが標準値に設定されているので、較正されているチャネルの駆動較正遅延は、スペア・チャネルが、試験信号エッジをサンプリングするときに接近して、チャネルが試験信号エッジをスペア・チャネルに送信するように調節される。
請求項（抜粋）：
集積回路(IC)テスタと、半導体ウエハの上に実装されたICの入力/出力(I/O)端子に前記ICテスタを接続するための相互接続システムとのタイミングを較正するための方法であって、 前記ICテスタが、前記半導体ウエハ上に実装された前記ICを試験するための複数のテスタ・チャネルを含み、 前記テスタが、スペア・チャネルをも含み、 前記テスタが、クロック信号エッジのシーケンスを前記テスタ・チャネルと前記スペア・チャネルとに送信するための手段を含み、 前記テスタ・チャネルと前記スペア・チャネルが、それぞれ、プログラム可能な駆動遅延と調節可能な駆動較正遅延とを含んでいる駆動遅延で、前記クロック信号エッジのいずれかの受信に続いて、エッジを有する出力信号を生成し、かつプログラム可能な比較遅延と調節可能な比較較正遅延とを含んでいる比較遅延で、前記クロック信号エッジのいずれかに続く入力信号をサンプリングするための手段を含み、 前記相互接続システムが、前記ICを接触させて、各前記I/O端子と前記テスタ・チャネルの対応する1つとの間に、その間で信号を伝達するために、第1導電経路を提供し、 a.前記相互接続システムを適合して、第2導電経路を提供するステップと、 b.それぞれが、前記テスタ・チャネルの別々の1つに対応する、複数の第1導体を提供するステップと、 c.前記複数のテスタ・チャネルの各テスタ・チャネルに対し、 c1.前記相互接続システムに、前記テスタ・チャネルの対応する前記第1導体に接触させ、前記対応する第1導体と前記第1および第2導体経路とが、前記テスタ・チャネルと前記スペア・チャネルとの間に、第1信号経路を形成し、 c2.前記テスタ・チャネルに、その出力信号を入力信号として、前記第1信号経路を介して、前記スペア・チャネルに繰り返して送信させ、 c3.サブステップc2と同時に、前記スペア・チャネルに、前記クロック信号エッジに続く固定遅延で、入力信号をサンプリングさせるステップとを含む方法。
IPC (3件)：
G01R31/317 ,  G01R31/28 ,  H01L21/66
FI (3件)：
G01R31/28 A ,  H01L21/66 B ,  G01R31/28 H
Fターム (15件)：
2G132AA00 ,  2G132AB02 ,  2G132AC03 ,  2G132AD07 ,  2G132AE14 ,  2G132AE23 ,  2G132AE24 ,  2G132AE25 ,  2G132AF00 ,  2G132AG08 ,  2G132AL16 ,  4M106AA01 ,  4M106AA02 ,  4M106BA01 ,  4M106DD10
引用特許：
審査官引用 (8件)
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