特許
J-GLOBAL ID：200903057795000213
半導体装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
山田 稔
公報種別：公開公報
出願番号（国際出願番号）：特願2001-307314
公開番号（公開出願番号）：特開2003-115589
出願日： 2001年10月03日
公開日（公表日）： 2003年04月18日
要約：
【要約】【課題】 ドリフト部の周りの耐圧構造部が並列pn構造を有する半導体装置において、その耐圧構造部の占有面積の拡大を招かずに、耐圧構造部の表面電界を緩和でき、高耐圧化を図ることができる半導体装置を提供することにある。【解決手段】 縦形ドリフト部22の周りの耐圧構造部120は、基板の厚さ方向に配向する層状縦形のn型領域120aと、基板の厚さ方向に配向する層状縦形のp型領域120bとを交互に繰り返して接合して成る第2の並列pn構造を有している。この耐圧構造部120の第2の並列pn構造の長さは縦形ドリフト部22の第1の並列pn構造のそれよりも短くなっている。耐圧構造部120のうち、第2の並列pn構造の主面側にはn型の高抵抗層122が形成されている。pベース領域13aの周りには複数のp型リング124a〜124eが形成されている。
請求項（抜粋）：
基板の第1主面側に形成された素子活性部に導電接続する第1の電極層と、前記基板の第2主面側に形成された第1導電型の低抵抗層に導電接続する第2の電極層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流を縦方向に流すと共にオフ状態では空乏化する縦形ドリフト部と、前記縦形ドリフト部の周りで前記第1主面と前記低抵抗層との間に介在し、オン状態では概ね非電路領域であってオフ状態では空乏化する耐圧構造部とを有し、前記縦形ドリフト部及び前記耐圧構造部が前記基板の厚み方向に配向する縦形第1導電型領域と前記基板の厚み方向に配向する縦形第2導電型領域とを交互に繰り返して接合して成る並列pn構造を有する半導体装置において、前記耐圧構造部は、前記並列pn構造の主面側に接続する第1導電型の高抵抗層を有することを特徴する半導体装置。
IPC (3件)：
H01L 29/78 652
, H01L 29/78
, H01L 21/336
H01L 29/78 652 H
, H01L 29/78 652 P
, H01L 29/78 658 A
