特許

J-GLOBAL ID：200903057831351788

フレーム乗り換え回路

発明者： 佐藤 秀和 ,  鈴木 秀削
出願人/特許権者： 富士通株式会社
代理人 (1件)： 茂泉 修司
公報種別：公開公報
出願番号（国際出願番号）：特願平6-046923
公開番号（公開出願番号）：特開平7-264259
出願日： 1994年03月17日
公開日（公表日）： 1995年10月13日
要約：

【要約】【目的】 ディジタル伝送装置において異なる種類のフレームに乗り換える回路に関し、2面メモリへのアドレスを発生するタイミングROMの容量を削減する。【構成】 基準タイミング信号を必要なだけシフトレジスタでビット遅延させて2面メモリに対する書込アドレスを生成し、一方、読出アドレスは該基準タイミング信号に基づいて固定した値に設定する。また、好ましくは、速度変換と同時にパリティ演算を行う速度変換回路を2面メモリの前段に設ける。

請求項（抜粋）：

データのフレーム周期に同期した基準タイミング信号を所定ビット分遅延させるシフトレジスタと、該シフトレジスタの出力信号により該書込アドレスを生成する書込カウンタと、該基準タイミング信号をカウントして固定した読出アドレスを生成する読出アドレス生成部と、該書込アドレスにより該データを書き込むと共に該読出アドレスにより該データを読み出す2面メモリと、該基準タイミング信号に基づいて該2面メモリの面切替を制御する面切替回路と、を備えたことを特徴としたフレーム乗り換え回路。