特許

J-GLOBAL ID：200903057891500979

周波数シンセサイザ

発明者： 足立 寿史 ,  小杉 裕昭 ,  上野 伴希
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 松田 正道
公報種別：公開公報
出願番号（国際出願番号）：特願平6-133433
公開番号（公開出願番号）：特開平8-008741
出願日： 1994年06月15日
公開日（公表日）： 1996年01月12日
要約：

【要約】【目的】 基準信号周波数よりも小さな周波数間隔で出力信号周波数を制御する周波数シンセサイザで、出力信号の中心周波数近傍のスプリアスを低減する。【構成】 分周比制御回路5は多段に接続したアキュムレータと、各アキュムレータのキャリー信号によって分周比を変化させる小数部計算回路10からなる。これにより位相同期ループの可変分周器2の分周比がほぼ毎クロック変化する。アキュムレータ7の最下位ビットにクロックごとに1を加算することで、分周比の変化の周期を変え、出力信号の中心周波数の近傍に発生するスプリアスを大きく低減する。

請求項（抜粋）：

位相同期ループを構成する電圧制御発振器と可変分周器と位相比較器と低域通過フィルタと前記可変分周器の分周比を制御する分周比制御回路とを備え、前記位相比較器は前記可変分周器の出力信号と基準信号の位相差を検出し、前記位相比較器の出力信号は前記低域通過フィルタによって平均化されて前記電圧制御発振器の出力信号周波数を制御し、前記分周比制御回路は、複数のアキュムレータと、前記アキュムレータから発生するキャリー信号を入力とする小数部計算回路と、分周比加算器とを有し、前記分周比制御回路は、前記可変分周器の出力をクロックとして動作し、前記複数のアキュムレータは、それぞれ加算器とレジスタで構成され、前記レジスタは、クロックに同期して動作し、i段目のレジスタの出力はi段目の加算器に接続するとともに(i+1)段目のアキュムレータに接続し、前記i段目の加算器は(i-1)段目の出力と前記i段目のレジスタの出力を加算した値を前記i段目のレジスタに入力し、1段目の加算器のみ外部より設定される小数部データと1段目のレジスタの出力を加算して前記1段目のレジスタに出力し、前記加算器はそれぞれの最上位ビットの桁上げ信号をキャリー信号として出力し、前記複数のアキュムレータはそれぞれの最上位ビットが同じ桁となるように接続し、前記複数のアキュムレータの少なくとも一つはクロックごとに常に最下位ビットに1を加算する回路を備え、前記小数部計算回路は、前記複数のアキュムレータのi段目から生じたキャリー信号を(i-1)段目のアキュムレータから生じたキャリー信号よりも1クロック少なく遅延させ、(1-x)(i-1)の展開式の各項をxのべき乗数の小さい順に並べたときの係数値をクロックごとに順に求め、各クロックにおいて各段で生じる値の和を出力し、前記複数のアキュムレータに含まれるすべてのレジスタのデータは小数部データを新たに設定するたびに0に設定され、前記分周比加算器は、前記小数部計算回路の出力と整数部データを加算して前記可変分周器の分周比を設定し、前記電圧制御発振器の出力信号周波数は、前記可変分周器の分周比の平均値と基準信号周波数の積に等しいことを特徴とする周波数シンセサイザ。