特許
J-GLOBAL ID：200903057892489758
データ読み取りタイミング可変回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
石田 敬 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-165318
公開番号（公開出願番号）：特開平8-032425
出願日： 1994年07月18日
公開日（公表日）： 1996年02月02日
要約：
【要約】【目的】 データ読み取り回路に関し、特に識別クロック信号によりデータ信号を読み取る際に、前記クロック信号のバイアスを変化させることでデータ読み取りタイミングを変化させるデータ読み取りタイミング可変回路を提供する。【構成】 外部クロック信号を論理判定レベルを与える基準電圧と比較することによって内部クロック信号を発生させる比較部、そして前記内部クロック信号に同期して入力データを取り込む論理回路部を具備し、前記比較部は、前記内部クロック信号の位相を変えるべく前記外部クロック信号の直流バイアス電位を可変するバイアス可変部をさらに有し、前記バイアス可変部によって直流バイアス電位が可変されたクロック信号を前記外部クロック信号として比較部に与える。
請求項（抜粋）：
外部クロック信号を論理判定レベルを与える基準電圧と比較することによって内部クロック信号を発生させる比較部、そして前記内部クロック信号に同期して入力データを取り込む論理回路部を具備し、前記比較部は、前記内部クロック信号の位相を変えるべく前記外部クロック信号の直流バイアス電位を可変するバイアス可変部を有し、前記バイアス可変部によって直流バイアス電位が可変されたクロック信号が前記外部クロック信号として比較部に与えられることを特徴とするデータ読み取りタイミング可変回路。
IPC (3件)：
H03K 5/153
, H03K 5/08
, H03K 5/13
