特許

J-GLOBAL ID：200903057922414871

低電圧、低ジッタ-電圧制御発振器

発明者： 林志峰 ,  李珊珊 ,  隋或文
出願人/特許権者： 威盛電子股▲ふん▼有限公司
代理人 (1件)： 龍華 明裕
公報種別：公開公報
出願番号（国際出願番号）：特願平11-294555
公開番号（公開出願番号）：特開2000-134067
出願日： 1999年10月15日
公開日（公表日）： 2000年05月12日
要約：

【要約】【課題】発振信号の周波数が、電源の変動に影響されにくく、低い電源電圧で操作できる電圧制御発振器を提供する。【解決手段】本発明による低電圧、低ジッター電圧制御発振器は、閉ループ回路を形成する為に直列に電気的に接続された複数の遅延ユニットを含む。それぞれの遅延ユニットは、複数のMOS FETにより構成される対称的な差動構造を有する。更に、2つのトランジスターだけが電源と接地との間に積み重ねられる。したがって、低電圧、低ジッター電圧制御発振器は、低電圧において操作でき、電源電圧の変動により影響されない。

請求項（抜粋）：

制御電圧を受け取り、前記制御電圧に比例した周波数をそれぞれもつ出力信号及び相補出力信号を発生する低電圧、低ジッター電圧制御発振器であって、前記電圧制御発振器は、入力端子、相補入力端子、出力端子、相補出力端子、及び電圧制御端子をそれぞれ有する第1の遅延ユニット、第2の遅延ユニット、及び第3の遅延ユニットを備え、前記第1の遅延ユニットの前記入力端子と前記相補入力端子とが、前記第3の遅延ユニットの前記相補出力端子と前記出力端子とに電気的に接続され、前記第2の遅延ユニットの前記入力端子と前記相補入力端子とが、前記第1の遅延ユニットの前記相補出力端子と前記出力端子とに電気的に接続され、前記第3の遅延ユニットの前記入力端子と前記相補入力端子とが、前記第2の遅延ユニットの前記相補出力端子と前記出力端子とに電気的に接続され、それぞれの遅延ユニットの前記入力及び前記相補入力端子と前記出力及び前記相補出力端子との間の遅延時間を制御する為に前記制御電圧が、それぞれの遅延ユニットの前記電圧制御端子に印加され、それぞれの遅延ユニットは、ソースが電源に電気的に接続された第1のMOS FETと、ソースが前記電源に電気的に接続され、ゲートが前記第1のMOS FETのドレインに電気的に接続され、ドレインが前記第1のMOS FETのゲートに電気的に接続された第2のMOS FETと、両方の端子が、それぞれ前記第1のMOS FETの前記ソース及び前記ドレインに電気的に接続された第1の負荷デバイスと、両方の端子が、それぞれ前記第2のMOS FETの前記ソース及び前記ドレインに電気的に接続された第2の負荷デバイスと、ソースが前記電源に電気的に接続され、ドレインが前記第1のMOS FETの前記ドレインに電気的に接続され、ゲートがそれぞれの遅延ユニットの前記入力端子として働く第3のMOS FETと、ソースが前記電源に電気的に接続され、ドレインが前記第2のMOS FETの前記ドレインに電気的に接続され、ゲートが前記遅延ユニットの前記相補入力端子として働く第4のMOS FETと、第1の端子及び第2の端子の間に前記制御電圧に比例する電流を発生する為に前記第1の端子、前記第2の端子、及び制御端子を含み、前記第1の端子が前記第1のMOS FETの前記ドレインに電気的に接続され、前記第2の端子が接地され、前記制御端子が前記制御電圧を受け取る為の前記電圧制御端子として働く第1の電流源と、第1の端子及び第2の端子の間に前記制御電圧に比例する電流を発生する為に前記第1の端子、前記第2の端子、及び制御端子を含み、前記第1の端子が前記第2のMOS FETの前記ドレインに電気的に接続され、前記第2の端子が接地され、前記制御端子が前記制御電圧を受け取る為の前記電圧制御端子として働く第2の電流源とを有することを特徴とする電圧制御発振器。

引用特許：

出願人引用 (2件)

• 多重動作範囲電圧制御オシレータ
  公報種別：公開公報   出願番号：特願平7-153099   出願人：シンバイオス・ロジック・インコーポレイテッド
• 電圧制御発振器
  公報種別：公開公報   出願番号：特願平8-022852   出願人：株式会社東芝