特許

J-GLOBAL ID：200903057969632605

テレメータ装置

発明者： 武南 宏治
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 宮田 金雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-060755
公開番号（公開出願番号）：特開平10-255189
出願日： 1997年03月14日
公開日（公表日）： 1998年09月25日
要約：

【要約】【課題】 地上装置の受信状態の不良やフェージングなどの外乱により数秒間程度通信不能となった場合、その間のデータを地上装置で計測できない問題があった。【解決手段】 リアルタイムの計測データの編集を行う一方で、編集した計測データをバッファ用のメモリ回路に蓄積し、予めフレームフォーマットに挿入した再送データ編集位置を示す固定アドレスを検出した場合メモリ回路から順次データを読み出し再度送出することにより、リアルタイムの計測データと再送データが混合したフレームフォーマットデータを生成し、地上装置で計測不能であった時間のデータを取得することが可能となる。

請求項（抜粋）：

外部装置から入力される連続したクロック信号、同じく連続的に入力されるパラレルのデータ信号、及び上記データ信号のフレームの先頭位置を示す先頭フラグ信号を受信するレシーバ回路と、書き込みと読み出しを独立に制御でき、2ポートを有する第1のメモリ回路と、上記第1のメモリ回路と同一構成の第2のメモリ回路と、上記先頭フラグ信号をカウントしてライトメモリ選択信号を生成し、データの書き込み及び読み出しを行うメモリを選択するライトメモリ選択回路と、上記先頭フラグ信号により初期化したのち上記クロック信号をカウントしてライトアドレスデータ及びライトイネーブル信号を生成し、上記第1のメモリ回路及び第2のメモリ回路に出力する第1のライトアドレス制御回路と、テレメータ装置の出力信号の伝送レートを決定するためのリードクロック信号を発生する発振回路と、規定のフレームフォーマットを生成するためセレクタに対し選択信号を、またメモリに対し、メモリ回路の所定アドレス値と再送するデータのフレームフォーマット挿入位置を示す固定アドレス値で構成されている第1のリードアドレス信号を出力するフレーム編集回路と、一定時間後に計測したデータを再送するために上記第1のメモリ回路と上記第2のメモリ回路の出力データを順次蓄積する2ポートを有する第3のメモリ回路と、上記リードクロック信号をカウントしてライトアドレスデータ及びライトイネーブル信号を生成し、上記第3のメモリ回路に出力するとともに、既定のライトアドレス値でリセット信号を生成する第2のライトアドレス制御回路と、上記第1のリードアドレス信号から固定アドレス値を検出し、再送位置検出信号を生成する第1のデータ検出回路と、上記リセット信号で初期化した上記再送位置検出信号をカウントして第2のリードアドレス信号を生成し、上記第3のメモリ回路に出力するカウンタ回路と、上記再送位置検出信号により上記第3のメモリ回路の出力データを選択する第3のセレクタ回路と、上記第1のメモリ回路または上記第2のメモリ回路のデータの読み出しが完了した場合、上記フレーム編集回路の制御により上記第3のセレクタ回路の出力信号を切り換えて出力するための一定パターンのダミーデータを発生するダミーデータ発生回路と、上記フレーム編集回路の制御によりダミーデータを出力すると判定した場合上記ダミーデータを選択する第1のセレクタ回路と、テレメータ装置出力の先頭データを示すための同期パターンを発生する同期パターン発生回路と、上記同期パターンデータと上記第1のセレクタ回路の出力信号を選択して規定のフレームフォーマットを生成する第2のセレクタ回路と、上記第2のセレクタ回路の出力信号をパラレルデータからシリアルデータに変換するP/S(Parallel/Serial)変換回路とで構成したテレメータ装置。