特許

J-GLOBAL ID：200903057973130690

半導体デバイスの製造方法

発明者： 西村 貴志
出願人/特許権者： 株式会社トーキン
公報種別：公開公報
出願番号（国際出願番号）：特願平11-137429
公開番号（公開出願番号）：特開2000-332262
出願日： 1999年05月18日
公開日（公表日）： 2000年11月30日
要約：

【要約】【課題】 シリコン基板の凹部底面の平坦度を改善し、精度の高いシリコン凹凸面パターンを形成可能とし、パターン不良の発生を抑制できる半導体デバイスの製造方法を得る。【解決手段】 シリコン基板1の上に酸化膜2を形成し、レジスト工程によって前記酸化膜にて酸化膜パターン2aを形成し、前記シリコン基板表面全体にシリコンエタキシャル成長4を行い、前記シリコンエピタキシャル成長後、酸化膜2a上に積層されたポリシリコン層5を除去し、ついで前記酸化膜2aを除去することにより、シリコン基板表面上にシリコン凹凸面パターン10aを形成する半導体デバイスの製造方法とする。

請求項（抜粋）：

シリコンエピタキシャル成長工程を含む半導体デバイスの製造方法であって、シリコン基板の上に酸化膜を形成し、レジスト工程によって前記酸化膜にて酸化膜パターンを形成し、前記シリコン基板表面全体にシリコンエタキシャル成長を行い、前記シリコンエピタキシャル成長後、酸化膜上に積層されたシリコン層を除去し、ついで前記酸化膜を除去することにより、シリコン基板表面上にシリコン凹凸面パターンを形成することを特徴とする半導体デバイスの製造方法。

IPC (6件)：

H01L 29/80 ,  H01L 21/205 ,  H01L 29/74 ,  H01L 21/332 ,  H01L 29/78 ,  H01L 21/336

FI (7件)：

H01L 29/80 V ,  H01L 21/205 ,  H01L 29/74 M ,  H01L 29/74 B ,  H01L 29/74 301 ,  H01L 29/78 654 C ,  H01L 29/78 658 E

Fターム (17件)：

5F005AA01 ,  5F005AH02 ,  5F005AH03 ,  5F005BA02 ,  5F045AB03 ,  5F045AF03 ,  5F045BB02 ,  5F045DB01 ,  5F045HA04 ,  5F045HA12 ,  5F102FB01 ,  5F102GB04 ,  5F102GC07 ,  5F102GJ03 ,  5F102GL03 ,  5F102HC02 ,  5F102HC03