特許

J-GLOBAL ID：200903057986635383

半導体集積回路のレイアウト設計方法

発明者： 佐藤 功一
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 岩橋 文雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-062789
公開番号（公開出願番号）：特開2000-260877
出願日： 1999年03月10日
公開日（公表日）： 2000年09月22日
要約：

【要約】【課題】 配線チャネルの面積を最小にすることで半導体集積回路のチップ面積を最小にしチップの製造コストを下げる。【解決手段】 機能回路ブロックを構成するスタンダードセルの所望の端子と所望のネットとの接続を可能とする領域にダミーパターンを付加するステップと、ダミーパターンにスタンダードセルの所望の端子と所望のネットとの接続情報を付加するステップと、ダミーパターン上に他のネットのレイアウトパターンが存在しなければダミーパターンを、機能回路ブロックの所望のネットとの接続情報を持った仮想的な端子とする仮想端子を付加するステップと、機能回路ブロックの仮想的な端子と前記機能回路ブロック上を通過する配線を接続する場合に、機能回路ブロックの仮想的な端子に前記機能回路ブロック上を通過する配線との接続を行うためのコンタクトセルを発生させるステップを有する。

請求項（抜粋）：

半導体集積回路のレイアウト設計において、機能回路ブロックを構成するスタンダードセルの所望の端子と所望のネットとの接続を可能とする領域にダミーパターンを付加するステップと、前記ダミーパターンにスタンダードセルの所望の端子と所望のネットとの接続情報を付加するステップと、前記ダミーパターン上に他のネットのレイアウトパターンが存在しなければ前記ダミーパターンを、前記機能回路ブロックの所望のネットとの接続情報を持った仮想的な端子とする仮想端子を付加するステップと、前記機能回路ブロックの仮想的な端子と前記機能回路ブロック上を通過する配線を接続する場合に、前記機能回路ブロックの仮想的な端子に前記機能回路ブロック上を通過する配線との接続を行うためのコンタクトセルを発生させるステップを有する半導体集積回路のレイアウト設計方法。

IPC (4件)：

H01L 21/82 ,  G06F 17/50 ,  H01L 27/04 ,  H01L 21/822

FI (4件)：

H01L 21/82 P ,  G06F 15/60 658 K ,  G06F 15/60 658 A ,  H01L 27/04 E

Fターム (22件)：

5B046AA08 ,  5B046BA06 ,  5F038BE07 ,  5F038CA10 ,  5F038CA16 ,  5F038CA17 ,  5F038CA18 ,  5F038CD02 ,  5F038EZ08 ,  5F038EZ20 ,  5F064AA04 ,  5F064DD07 ,  5F064DD14 ,  5F064DD25 ,  5F064DD26 ,  5F064EE03 ,  5F064EE22 ,  5F064EE27 ,  5F064EE52 ,  5F064EE57 ,  5F064HH13 ,  5F064HH14