特許
J-GLOBAL ID：200903057995333152
メモリ制御装置
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 幸男
公報種別：公開公報
出願番号（国際出願番号）：特願平6-023732
公開番号（公開出願番号）：特開平7-210456
出願日： 1994年01月26日
公開日（公表日）： 1995年08月11日
要約：
【要約】【目的】 DRAMの高速アクセスモードの利用効率を向上させる。【構成】 第1のレジスタ12及び第2のレジスタ13に現在及び前回のアクセス時の行アドレスが保持され、比較器14によりこれらの内容を比較することにより行アドレスの変化が検出される。そして、制御回路17により、行アドレスに変化がないのに高速アクセスモードとなっていない場合、行アドレスストローブ信号8のオン時間が増加される。一方、行アドレスが変化したのに高速アクセスモードとなっている場合、行アドレスストローブ信号8のオン時間が減少される。この結果、応用プログラムのメモリアクセスが同じ行アドレスについて繰り返し行なわれる場合は、長時間にわたって高速アクセスモードとなるようにされ、行アドレスが頻繁に変わる場合には、高速アクセスモードが短時間で終るようにされる。
請求項（抜粋）：
行アドレス及び列アドレスによりメモリアクセスを行なうメモリ制御装置において、現在アクセス中の行アドレスを保持する第1のレジスタと、前回アクセスした行アドレスを保持する第2のレジスタと、前記第1及び第2のレジスタの内容を比較する比較器と、当該比較器による比較の結果、現在アクセス中の行アドレスと前回アクセスした行アドレスとが一致し、かつ、現在のアクセスモードが高速アクセスモードでない場合、行アドレスストローブ時間を増加させる一方、現在アクセス中の行アドレスと前回アクセスした行アドレスとが一致せず、かつ、現在のアクセスモードが高速アクセスモードである場合、行アドレスストローブ時間を減少させる制御回路とを備えたことを特徴とするメモリ制御装置。
IPC (2件)：
G06F 12/02 590
, G11C 11/401
