特許
J-GLOBAL ID：200903057995748336
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-041643
公開番号（公開出願番号）：特開平6-260509
出願日： 1993年03月03日
公開日（公表日）： 1994年09月16日
要約：
【要約】【目的】GaAs MESFETのT字型ゲート電極の形成方法を改善する。【構成】半導体基板上に誘電体薄膜を堆積し、熱処理により形状を加工した化学増幅型レジスト開口パターンを形成し、化学増幅型レジスト開口パターンをマスクとして誘電体薄膜をエッチングし、全面に第1の導電体を堆積し、その上にフォトレジスト開口パターンを形成し、この内に第2の導電体を形成し、第2の導電体をマスクとして第1の導電体を選択的に除去し、その後、化学増幅型レジストを除去する。
請求項（抜粋）：
半導体基板の主面上に誘電体薄膜を堆積する工程と、前記誘電体薄膜上に化学増幅型レジスト開口パターンを形成する工程と、熱処理により、化学増幅型レジスト開口パターンの形状を加工する工程と、前記化学増幅型レジスト開口パターンをマスクとし、前記誘電体薄膜を開口形状に加工する工程と、前記化学増幅型レジスト開口パターンが形成された前記半導体基板の上部から、全面に第1の導電体を堆積する工程と、前記化学増幅型レジスト開口パターンの上部に、前記化学増幅型レジスト開口パターンの開口寸法より大きいフォトレジスト開口パターンを形成する工程と、前記フォトレジスト開口パターン内に第2の導電体を堆積する工程と、前記第2の導電体をマスクとして前記全面に堆積された第1の導電体を選択的に除去する工程と、前記フォトレジストパターンを除去する工程と、前記化学増幅型レジスト開口パターンを除去する工程とを有することを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/338
, H01L 29/812
, H01L 21/28
