特許

J-GLOBAL ID：200903058009122730

マルチプロセッサシステム

発明者： 小林 哲也
出願人/特許権者： 株式会社明電舎
代理人 (1件)： 志賀 富士弥 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-154570
公開番号（公開出願番号）：特開2000-348008
出願日： 1999年06月02日
公開日（公表日）： 2000年12月15日
要約：

【要約】【課題】 2台のプロセッサからデュアルポートメモリへの同時アクセスをSRラッチ回路のみで調停するとメタステーブルの発生を起こすことがある。【解決手段】 調停回路は、両プロセッサからのアクセス要求をフリップフロップFF1,FF5で互いに異なるクロックタイミングで取り込み、この両フリップフロップの一方がアクティブにある状態で他方のフリップフロップがアクティブになったことを判定するフリップフロップFF3,FF4を設け、この両フリップフロップのアクティブ、非アクティブの状態でWAIT信号を発生するフリップフロップFF2,FF6のアクティブ、非アクティブを決定する。

請求項（抜粋）：

2台のプロセッサからデュアルポートメモリへの同時アクセスを調停回路で調停するマルチプロセッサシステムにおいて、前記調停回路は、互いに異なるクロックタイミングで前記両プロセッサからのアクセス要求を取り込んだときにアクティブになるフリップフロップFF1,FF5と、前記フリップフロップFF1のアクティブ出力をデータ入力Dとし、かつ非アクティブのときに強制リセットされ、前記フリップフロップFF5のアクティブ出力をクロック入力CKとするフリップフロップFF3と、前記フリップフロップFF5のアクティブ出力をデータ入力Dとし、かつ非アクティブのときに強制リセットされ、前記フリップフロップFF1のアクティブ出力をクロック入力CKとするフリップフロップFF4と、前記フリップフロップFF1がアクティブで、かつ前記フリップフロップFF3が非アクティブのときに該フリップフロップFF1にアクセス要求したプロセッサへのアクセスを許可するフリップフロップFF2と、前記フリップフロップFF5がアクティブで、かつ前記フリップフロップFF4が非アクティブのときに該フリップフロップFF5にアクセス要求したプロセッサへのアクセスを許可するフリップフロップFF6と、を備えたことを特徴とするマルチプロセッサシステム。

IPC (2件)：

G06F 15/177 682 ,  G06F 12/00 571

FI (2件)：

G06F 15/177 682 G ,  G06F 12/00 571 A

Fターム (4件)：

5B045EE05 ,  5B060CD12 ,  5B060KA02 ,  5B060MB05