特許

J-GLOBAL ID：200903058038525658

半導体記憶装置

発明者： 大関 精司
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 古溝 聡 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-068249
公開番号（公開出願番号）：特開2000-269447
出願日： 1999年03月15日
公開日（公表日）： 2000年09月29日
要約：

【要約】【課題】 バスライン等の複数の信号配線において、互いに隣接する信号配線により伝達される信号が互いに逆相となる場合であっても、信号配線間の寄生容量を低減させ、信号の遅延時間を短縮させることのできる半導体記憶装置を提供する。【解決手段】 配線群A内の各信号配線を、予め設定される最小値(S)の2倍以上の間隔で、配線領域51に配置する。配線群Aにおける密な部分71においては、配線群A以外の配線長の長い配線を、配線群Aの外側に配置し、一方、配線長の短い配線については、配線群Aの配線間に配置する。また、疎な部分81においては、配線長の長い配線及び短い配線共に、配線群Aの外側に配置する。配線群Bについても配線群Aと同様に配線領域52に配置し、配線が密な部分、及び疎な部分についても、同様の配置とする。

請求項（抜粋）：

データを記憶する複数の記憶領域と、アドレスデコーダを含む前記複数の記憶領域へアクセスするための回路が配置される領域と、前記複数の記憶領域へ信号を伝達する複数の第1の信号配線と、該複数の第1の信号配線間に配置され、前記第1の信号配線よりも配線長の短い複数の信号配線であって、前記領域へ信号を伝達する複数の第2の信号配線とが配置される配線領域と、が設けられる半導体チップを備え、前記配線領域には、前記複数の第1の信号配線及び前記複数の第2の信号配線により配線が密になる部分が形成されると共に、前記複数の第1の信号配線により配線が疎になる部分が形成され、前記複数の第1の信号配線間に配置される配置対象の第2の信号配線は、該第2の信号配線に隣接する第1の信号配線とは、設計ルールに基づいて決定される信号配線間の最小距離以上離されて、前記半導体チップの配線領域に配置され、前記複数の第1の信号配線それぞれは、数式1によって求められる間隔(K)で前記半導体チップの配線領域に配置されている、ことを特徴とする半導体記憶装置。【数1】K≧2S+L(但し、Sは前記最小距離を示す値とする。Lは前記第2の信号配線の配線幅を示す値とする。)

IPC (4件)：

H01L 27/10 471 ,  G11C 11/407 ,  G11C 11/401 ,  H01L 21/3205

FI (4件)：

H01L 27/10 471 ,  G11C 11/34 354 ,  G11C 11/34 371 K ,  H01L 21/88 Z

Fターム (17件)：

5B024AA15 ,  5B024BA29 ,  5B024CA05 ,  5B024CA21 ,  5F033VV16 ,  5F033XX25 ,  5F083GA03 ,  5F083GA12 ,  5F083GA30 ,  5F083LA04 ,  5F083LA05 ,  5F083LA11 ,  5F083LA17 ,  5F083LA18 ,  5F083LA29 ,  5F083MA16 ,  5F083ZA01