クロック同期型DRAM

発明者：
出願人/特許権者：
代理人 (1件)：小川勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平4-236870
公開番号（公開出願番号）：特開平6-084350
出願日： 1992年09月04日
公開日（公表日）： 1994年03月25日
要約：

【要約】 (修正有)【目的】レイテンシイの異なったクロック同期型DRAMを同一チップから供給、レイテンシイ固定のクロック同期型DRAMのバリエーションを多数供給し使いやすいメモリを提供。【構成】外部クロックCLKを直接取込まずに外部クロック可変減速回路を介して、チップ外部から取り込んだ周波数を変化させて内部に取り込む。バックバイアス電圧VBBを検出する。基板電圧検出回路1と外部クロックロックによってチップ内部に取り込んだ周波数を可変にするセット手段2によってバックバイアス電圧がモニタされ減速カウンタ3における減速割合を設定する。外部クロック信号が常に一定周波数で入力され基板電圧検出回路1からの出力がLOWである時のみ減速カウンタ3が起動して内部クロック信号が入力される。入力クロックの周波数の減速割合はヒューズ・ボンディング・マスク手段で選択する。

請求項（抜粋）：

基板電圧検出手段と、入力周波数を可変にするためのセット手段と、上記基板電圧検出手段と上記セット手段の出力信号および外部からのクロック信号を入力とする減速手段とを有するクロック同期型DRAMであって、上記減速手段によって上記クロック信号の入力周波数を変化させてチップ内部に供給することを特徴とするクロック同期型DRAM。

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