特許

J-GLOBAL ID：200903058070831604

2CPUの動作監視方法

発明者： 上村 保雄 ,  藤沢 正明
出願人/特許権者： 株式会社日立製作所 ,  日立オートモテイブエンジニアリング株式会社
代理人 (1件)： 高田 幸彦
公報種別：公開公報
出願番号（国際出願番号）：特願平3-241672
公開番号（公開出願番号）：特開平5-081222
出願日： 1991年09月20日
公開日（公表日）： 1993年04月02日
要約：

【要約】【構成】ハード構成はメインCPU1,サブCPU2,メインCPUとサブCPU間のデータ通信を行うためのバスライン,メインCPUの動作を監視するウオッチドッグタイマ回路3及びANDゲートで主に構成される。制御上の構成は、データのポインタ及び、送信モードフラグ,受信モードフラグで主に構成される。【効果】メインCPUとサブCPUの通信に使用しているバスラインを用いてサブCPUの動作を監視するため、ウオッチドッグタイマ(WDT)回路はメインCPU側のみに設けるだけで良く、回路が容易になり安価に構成できる。また、サブCPUが故障した場合でも、メインCPU側で制御している機能はそのまま動作させることが出来るので、安全性を向上できる。

請求項（抜粋）：

メインCPU,サブCPUの2つのCPUで構成されるシステムにおいて、メインCPUとサブCPUの間でデータバスを用いてデータ通信を行っている場合のCPU動作監視方法で、メインCPUの動作は外部に設けたウオッチドッグタイマ回路により監視され、サブCPUの動作はメインCPUにより監視される事を特徴とする2CPUの動作監視方法。

IPC (3件)：

G06F 15/16 460 ,  F02D 45/00 374 ,  G06F 9/38 370