特許
J-GLOBAL ID：200903058078480185
CMOS半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
岡田 敬
公報種別：公開公報
出願番号（国際出願番号）：特願平7-076453
公開番号（公開出願番号）：特開平8-274268
出願日： 1995年03月31日
公開日（公表日）： 1996年10月18日
要約：
【要約】【目的】 製造工程数の削減を可能とするCMOS半導体装置の製造方法を提供すること。【構成】 Nウエル領域8上のLOCOS酸化膜6をマスクにしてPウエル領域9内にボロンイオン(11B+ )を注入することにより、チャネルストッパ層形成用の専用のマスクを使用することなしにチャネルストッパ層(P型拡散層15)が形成される。
請求項（抜粋）：
一導電型の半導体基板上にパット酸化膜及びSi3N4膜を積層形成する工程と、逆導電型のウエル形成領域上に開口を有するレジスト膜を形成した後に該レジスト膜をマスクにして逆導電型の不純物を注入する工程と、前記レジスト膜をマスクにしてSi3N4膜をエッチングした後にウエル酸化してウエル形成用のLOCOS酸化膜を形成する工程と、前記レジスト膜を除去した後に前記LOCOS酸化膜をマスクにして前記Si3N4膜をエッチングした後にLOCOS酸化膜をマスクにして一導電型の不純物を注入する工程と、基板全面をウエル拡散して一導電型及び逆導電型のウエル領域を形成する工程と、前記LOCOS酸化膜をマスクにして一導電型のウエル領域内に一導電型の不純物を注入する工程と、前記基板上のパッド酸化膜及びLOCOS酸化膜をエッチングする工程と、該基板上にパット酸化膜及びSi3N4膜を積層形成する工程と、一導電型及び逆導電型のMOSトランジスタ形成領域上にレジスト膜を形成した後に該レジスト膜をマスクにして前記パッド酸化膜及びSi3N4膜をエッチングする工程と、該レジスト膜をマスクにして前記基板をフィールド酸化して素子分離用のLOCOS酸化膜を形成する工程と、前記レジスト膜を除去した後に該LOCOS酸化膜をマスクにして前記パット酸化膜及びSi3N4膜をエッチングする工程と、基板上を熱酸化してゲート酸化膜を形成すると共に一導電型のウエル領域上に形成される逆導電型のMOSトランジスタの下方に前記注入された一導電型の不純物を深く拡散させる工程と、前記基板上にポリシリコン層を形成した後に一導電型及び逆導電型のMOSトランジスタ形成領域上に形成したレジスト膜を介して該ポリシリコン層を選択的にエッチングしてゲート電極を形成する工程と、前記一導電型のウエル領域上にレジスト膜を形成して該レジスト膜及び一導電型のMOSトランジスタ形成領域上のゲート電極をマスクにして一導電型のMOSトランジスタのソース・ドレイン拡散層用の一導電型の不純物を注入する工程と、前記レジスト膜を除去した後に逆導電型のウエル領域上にレジスト膜を形成して該レジスト膜及び逆導電型のMOSトランジスタ形成領域上のゲート電極をマスクにして逆導電型のMOSトランジスタのソース・ドレイン拡散層用の逆導電型の不純物を注入する工程とを有することを特徴とするCMOS半導体装置の製造方法。
IPC (4件)：
H01L 27/08 331
, H01L 21/76
, H01L 21/8238
, H01L 27/092
H01L 27/08 331 B
, H01L 21/76 M
, H01L 27/08 321 B
