特許
J-GLOBAL ID：200903058088964032
メモリ制御装置
発明者：
出願人/特許権者：
代理人 (1件)：
渡辺 正康 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-234900
公開番号（公開出願番号）：特開平8-095869
出願日： 1994年09月29日
公開日（公表日）： 1996年04月12日
要約：
【要約】【目的】 フラッシュメモリを用いた誤り検出訂正機能を有するメモリ制御装置を提供すること。【構成】 主記憶部10と誤り検出訂正コード用記憶部20にフラッシュメモリを用いると共に、誤り検出訂正コード作成部30と誤り検出訂正コード用記憶部20の間に選択回路60を設け、主記憶部10に対するデータの書込み命令データと誤り検出訂正コード作成部30で演算される誤り検出訂正コードとを切り換え信号により選択して誤り検出訂正コード用記憶部20に出力する。また、CPUから送られるデータの読み込み/書込み命令(R/W)を入力して、選択回路に切り換え信号を出力する切り換え設定部70とを設け、CPUからデータの書込み命令が送られたときは、切り換え設定部に切り換え信号を選択回路に送り、CPUから主記憶部に送られる命令データを誤り検出訂正コード記憶部に送り、この誤り検出訂正コード記憶部を書込みモードにしたあとで、誤り検出訂正コード作成部で演算される誤り検出訂正コードを誤り検出訂正コード記憶部に書き込む。
請求項（抜粋）：
CPUからデータの読み書きが行われる主記憶部(10)と、このCPUにより書き込まれるデータについて誤り検出訂正コードの演算を行う誤り検出訂正コード作成部(30)と、この誤り検出訂正コード作成部で作成された誤り検出訂正コードを主記憶部に記憶されるアドレスと同一アドレスで記憶する誤り検出訂正コード用記憶部(20)と、このCPUから当該主記憶に対してデータの読み込みがされたときに、このデータの読み込みがされるアドレスと同一アドレスの誤り検出訂正コード用記憶部に読み込みを行って誤り検出訂正コードを取り出し、当該主記憶で記憶されているデータの誤りを検出する誤り検出訂正部(40)とを有するメモリ制御装置において、前記主記憶部と誤り検出訂正コード用記憶部にフラッシュメモリを用いると共に、前記誤り検出訂正コード作成部と誤り検出訂正コード用記憶部の間に選択回路(60)を設け、前記CPUから主記憶部に送られる命令データと前記誤り検出訂正コード作成部で演算される誤り検出訂正コードとを切り換え信号により選択して前記誤り検出訂正コード用記憶部に出力し、前記CPUから送られるデータの読み込み/書込み命令を入力して、当該選択回路に当該切り換え信号を出力する切り換え設定部(70)とを設け、前記CPUからデータの書込み命令が送られたときは、当該切り換え設定部に切り換え信号を選択回路に送り、CPUから前記主記憶部に送られる命令データを前記誤り検出訂正コード記憶部に送り、この誤り検出訂正コード記憶部を書込みモードにしたあとで、前記誤り検出訂正コード作成部で演算される誤り検出訂正コードを前記誤り検出訂正コード記憶部に書き込むことを特徴とするメモリ制御装置。
IPC (2件)：
G06F 12/16 320
, G11C 16/06
