特許
J-GLOBAL ID：200903058098638940
ダイナミック型連想メモリ装置
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-097669
公開番号（公開出願番号）：特開平5-298891
出願日： 1992年04月17日
公開日（公表日）： 1993年11月12日
要約：
【要約】【構成】 ダイナミック型連想メモリを実現するためのビット線制御回路が開示される。ビット線制御回路は、データ線対DT,/DTに接続された読出回路12および第1の書込回路13と、センスアンプ14と、ビット線放電回路15と、ビット線充電回路16と、トランスファゲート回路17と、第2の書込回路18とを含む。ビット線制御回路は、ビット線BLa,/BLaを介してCAMセルアレイに接続される。【効果】 ダイナミック型連想メモリにおいて必要な書込,読出,リフレッシュおよび一致検索などの様々な動作が、簡単な回路構成により簡単なタイミング制御の下で実現され得る。
請求項（抜粋）：
行および列に配設された複数のダイナミック型連想メモリセルと、各々が対応する1つの列内の連想メモリセルに接続された複数のビット線対と、前記複数のビット線対にそれぞれ接続された複数のデータ線対と、各々が対応する1つの行内のメモリセルに接続された複数のワード線と、各々が対応する1つの行内のメモリセルに接続された複数の一致検出線と、各々が対応する1つのビット線対に接続され、対応する1つのデータ線対上の信号に応答して、前記対応する1つのビット線対を駆動する複数のビット線対駆動手段と、各々が対応する1つのビット線対に接続され、センスアンプ活性化信号に応答して、前記対応する1つのビット線対上のデータ信号を増幅する複数のセンスアンプ手段と、各々が対応する1つのビット線対に接続され、前記対応する1つのビット線対上の信号に応答して、対応する1つのデータ線対を駆動する複数のデータ線対駆動手段とを含む、ダイナミック型連想メモリ装置。
IPC (2件)：
引用特許：
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