特許

J-GLOBAL ID：200903058115554887

半導体パッケージの製造方法

発明者： 瀬山 清隆
出願人/特許権者： 富士通株式会社
代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平10-295499
公開番号（公開出願番号）：特開2000-124238
出願日： 1998年10月16日
公開日（公表日）： 2000年04月28日
要約：

【要約】【課題】本発明は、量産性が高く、材料コストや組立コスト及び試験コストの低減化が可能な半導体パッケージの製造方法を提供することを課題とする。【解決手段】本発明では、先ず、それぞれに突起電極42が設けられた複数のチップを有するウエハ40と、複数のチップと対応して並び、それぞれにa面上の電極パッド52とb面上の電極パッド52と接続された電極パッド53とが設けられた複数のパッケージ基板を有する基板50とを、対応する前記チップと前記パッケージ基板とが正対し且つ対応する突起電極42と電極パッド52とが接続されるようにエポキシ接着剤60で接合した後、電極パッド53上にハンダバンプ54を形成し、接合したウエハ40と基板50とをチップ単位に切断し、切断面をエポキシ樹脂62でコーティングする。

請求項（抜粋）：

それぞれにチップ端子が設けられた複数のチップを有するウエハと、前記複数のチップと対応して並び、それぞれに一方の面上の電極と他方の面上の前記電極と接続されたパッケージ端子とが設けられた複数のパッケージ基板を有する基板とを、対応する前記チップと前記パッケージ基板とが正対し且つ対応する前記チップ端子と前記電極とが接続されるように接合し、接合した前記ウエハと前記基板とを前記チップ単位に切断することを特徴とする半導体パッケージの製造方法。

IPC (2件)：

H01L 21/56 ,  H01L 21/301

FI (3件)：

H01L 21/56 R ,  H01L 21/78 A ,  H01L 21/78 P

Fターム (4件)：

5F061AA01 ,  5F061BA03 ,  5F061CA10 ,  5F061CB13