特許
J-GLOBAL ID：200903058178320347

テスト回路及びテスト方法

発明者：
神鳥 浩一

神鳥 浩一 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (1件)： 小森 久夫
公報種別：公開公報
出願番号（国際出願番号）：特願2001-319026
公開番号（公開出願番号）：特開2003-121505
出願日： 2001年10月17日
公開日（公表日）： 2003年04月23日
要約：
【要約】【課題】精度の高いジッタ測定をロジック回路のみで実現できる発振回路のテスト回路及びテスト方法を提供する。【解決手段】回路構成は、遅延量を可変制御可能なBase Delay6とAdjustable Delay7をLSI 内部に組み込むことを特徴とし、Base Delay6とAdjustable Delay7にて、発振回路であるPLL 回路が備えるVCO 26の出力信号を1周期遅延させた信号と、VCO 26の信号のタイミング差を検出することで、VCO 26の出力直後のジッタ計測を可能にしている。また、Base Delay6とAdjustable Delay7にて、VCO 26の出力信号を半周期遅延させた信号と、VCO 26の信号のタイミング差を検出することで、VCO 26の出力信号の立ち上がりから立ち下がりまでの区間、または立ち下がりから立ち上がりまでの区間のジッタ測定も可能である。さらに、VCO 26出力のデューティ比率も回路構成を変えることなく、ジッタ測定結果の値を基に算出可能としている。
請求項（抜粋）：
半導体集積回路に組み込まれた発振回路のジッタ試験を行うためのテスト回路において、該発振回路の現在の出力信号と、該半導体集積回路が有する遅延回路によって1周期分または半周期分遅延された該発振回路の出力信号と、の2つの信号の立ち上がりエッジ及び立ち下がりエッジの少なくとも一方を複数回検出して、該発振回路の出力信号における1周期または半周期のジッタを測定することを特徴とするテスト回路。
IPC (3件)：
G01R 31/28 ,  G01R 29/02 ,  H03L 7/095
FI (4件)：
G01R 29/02 C ,  G01R 29/02 L ,  G01R 31/28 V ,  H03L 7/08 B
Fターム (15件)：
2G132AA01 ,  2G132AB01 ,  2G132AD07 ,  2G132AD10 ,  2G132AG08 ,  2G132AK07 ,  2G132AL11 ,  5J106AA04 ,  5J106CC01 ,  5J106CC24 ,  5J106CC41 ,  5J106CC53 ,  5J106DD32 ,  5J106EE09 ,  5J106KK32
引用特許：
審査官引用 (2件)
  • ジッタ自動測定回路
    公報種別：公開公報   出願番号：特願平11-354154   出願人：日本電気アイシーマイコンシステム株式会社
  • 半導体集積回路装置
    公報種別：公開公報   出願番号：特願2000-329770   出願人：株式会社日立製作所, 株式会社日立インフォメーションテクノロジー

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