特許

J-GLOBAL ID：200903058181589934

半導体素子の素子隔離層形成方法

発明者： パク ジン ウォン
出願人/特許権者： エルジー セミコン カンパニー リミテッド
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平10-195374
公開番号（公開出願番号）：特開平11-163120
出願日： 1998年07月10日
公開日（公表日）： 1999年06月18日
要約：

【要約】【課題】STI処理においてAPCVD酸化膜層及びHDPCVD酸化膜層を積層してトレンチを埋め込む方法であって、素子の隔離特性を向上させること。【解決手段】活性領域とその領域を隔離する素子隔離領域とを含む半導体基板30の表面に熱酸化膜層31を形成し、同熱酸化膜層31上に窒化膜層32を形成する工程と、同窒化膜層32を選択的に食刻して素子隔離領域を除いた部分のみに残るようパターニングし、窒化膜層32をマスクにして熱酸化膜層31及び半導体基板30を選択的に食刻して一定の深さのトレンチを形成する工程と、トレンチの表面に熱酸化膜層31を再び形成し、熱酸化膜層31及びパターニングされた窒化膜層32を含む全面にAPCVD酸化膜層33を形成する工程と、APCVD酸化膜層33の全面にHDPCVD酸化膜層34を形成し熱処理する工程と、HDPCVD酸化膜層をCMP工程で研磨してトレンチ部分のみに残す工程とを備える半導体素子の素子隔離層形成方法。

請求項（抜粋）：

活性領域とその領域を隔離する素子隔離領域とを含む半導体基板の表面に熱酸化膜層を形成し、前記熱酸化膜層上に窒化膜層を形成する工程と、前記窒化膜層を選択的に食刻して素子隔離領域を除いた部分のみに残るようにパターニングし、同窒化膜層をマスクにして熱酸化膜層及び半導体基板を選択的に食刻して一定の深さのトレンチを形成する工程と、前記トレンチの表面に熱酸化膜層を再び形成し、前記熱酸化膜層及びパターニングされた窒化膜層を含む全面にAPCVD酸化膜層を形成する工程と、前記APCVD酸化膜層の全面にHDPCVD酸化膜層を形成し熱処理する工程と、トレンチ部分のみに残るように前記HDPCVD酸化膜をCMP処理で研磨する工程と、を備えることを特徴とする半導体素子の素子隔離層形成方法。