特許

J-GLOBAL ID：200903058186502705

半導体装置およびその製造方法

発明者： 後藤 政仁
出願人/特許権者： シャープ株式会社
代理人 (1件)： 西教 圭一郎
公報種別：公開公報
出願番号（国際出願番号）：特願2002-072407
公開番号（公開出願番号）：特開2003-273361
出願日： 2002年03月15日
公開日（公表日）： 2003年09月26日
要約：

【要約】【課題】 高性能の周辺駆動回路用トランジスタを有する半導体装置およびその製造方法を提供する。【解決手段】 周辺駆動回路部11において、石英基板21上に下層導電膜23を形成し、下層導電膜23上に第1の層間絶縁膜24を形成し、第1の層間絶縁膜24上に、チャネル領域29aとなる半導体層25と、第2の層間絶縁膜26と、ゲート電極28とを順次積層し、下層導電膜23と周辺駆動回路用TFT41のゲート電極28と電気的に接続させ、ドライバーモノリシック型アクティブマトリックス回路基板1を製造する。このようにして製造されるドライバーモノリシック型アクティブマトリックス回路基板1は、高い移動度および高いオン特性が付与された高性能の周辺駆動回路用TFT41を有する。

請求項（抜粋）：

基板上に、マトリックス状に配列される複数の画素電極および各画素電極に接続される複数の画素用トランジスタを含む表示部と、前記表示部の周辺に設けられ周辺駆動回路用トランジスタを含む周辺駆動回路部とを有する半導体装置であって、前記周辺駆動回路用トランジスタは、半導体層で形成されるチャネル領域の上層側に、絶縁膜を介して、導電層が積層されて形成されるゲート電極を備え、前記周辺駆動回路部には、前記半導体層の下層側に、絶縁膜を介して導電膜が設けられ、前記半導体層の下層側に設けられる導電膜は、前記ゲート電極と電気的に接続されることを特徴とする半導体装置。

IPC (3件)：

H01L 29/786 ,  G02F 1/1343 ,  G02F 1/1368

FI (4件)：

G02F 1/1343 ,  G02F 1/1368 ,  H01L 29/78 617 N ,  H01L 29/78 612 B

Fターム (50件)：

2H092GA59 ,  2H092JA24 ,  2H092JA40 ,  2H092JA44 ,  2H092JB54 ,  2H092JB57 ,  2H092MA27 ,  2H092MA30 ,  2H092NA22 ,  2H092PA06 ,  2H092PA09 ,  2H092RA05 ,  5F110AA01 ,  5F110AA07 ,  5F110BB02 ,  5F110CC02 ,  5F110DD03 ,  5F110DD13 ,  5F110EE05 ,  5F110EE09 ,  5F110EE14 ,  5F110EE30 ,  5F110FF02 ,  5F110FF09 ,  5F110FF23 ,  5F110GG02 ,  5F110GG13 ,  5F110GG25 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HL06 ,  5F110HL12 ,  5F110HM15 ,  5F110NN03 ,  5F110NN04 ,  5F110NN23 ,  5F110NN24 ,  5F110NN42 ,  5F110NN44 ,  5F110NN45 ,  5F110NN46 ,  5F110NN48 ,  5F110NN72 ,  5F110NN73 ,  5F110NN78 ,  5F110PP01 ,  5F110PP03 ,  5F110PP10 ,  5F110QQ24