特許

J-GLOBAL ID：200903058198082027

半導体集積回路装置およびその製造方法

発明者： ▲高▼橋 康 ,  荒井 公司 ,  高橋 勉 ,  助川 俊一 ,  別所 真次 ,  平 雅之
出願人/特許権者： 株式会社日立製作所 ,  日本テキサス・インスツルメンツ株式会社
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-075926
公開番号（公開出願番号）：特開平10-270661
出願日： 1997年03月27日
公開日（公表日）： 1998年10月09日
要約：

【要約】【課題】 素子分離機能を有する深いウエルを半導体チップに設けてなる半導体集積回路装置において、その半導体チップのサイズを縮小させる。【解決手段】 半導体基板9のメモリ領域Mに設けられた深いnウエル10の端部が製造プロセス中の熱処理等によって周辺回路領域P側に延びてしまい形成された延在領域10aの直上方にも、周辺回路を形成するシェアードMOS・FET3を配置した。

請求項（抜粋）：

半導体基板における所定の領域に形成され前記半導体基板の厚さ方向における深い位置に形成された深いウエルと、前記半導体基板において前記深いウエル上に形成され集積回路形成用の第1の集積回路素子が形成される第1の素子形成用ウエルと、前記半導体基板において前記深いウエル上に形成され深いウエルに所定の電位を供給するための給電用ウエルと、前記半導体基板における他の領域において前記第1の素子形成用ウエルと同じ深さ位置に形成され集積回路形成用の第2の集積回路素子が形成される第2の素子形成用ウエルとを備え、前記深いウエルの端部が前記半導体基板の主面に平行な方向に延びることで形成された深いウエルの延在領域の直上方に、前記第2の集積回路素子を設けたことを特徴とする半導体集積回路装置。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/761

FI (4件)：

H01L 27/10 681 E ,  H01L 21/76 J ,  H01L 27/10 681 F ,  H01L 27/10 681 G