特許
J-GLOBAL ID：200903058230545832
クロック信号生成回路
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平4-101031
公開番号（公開出願番号）：特開平5-300470
出願日： 1992年04月21日
公開日（公表日）： 1993年11月12日
要約：
【要約】【目的】 PLLを用いたクロック信号生成回路において、速やかに入力信号に同期させる。【構成】 位相比較器2、積分回路3、VCO4および1/nカウンタ5とを具備したPLL回路にて入力信号に同期したクロック信号を生成するクロック信号生成回路において、入力の信号がVTR再生信号の場合、抽出の水平同期信号aよりスキューを検出し、同検出の信号によりリセットパルスeにて前記1/nカウンタ5をリセットして速やかに入力信号に同期させる。
請求項（抜粋）：
位相比較器、積分回路、電圧制御発振器および分周カウンタとを具備したPLL回路にて水平同期信号に同期したクロック信号を生成するクロック信号生成回路であって、前記分周カウンタはリセット機能を有し、VTR再生信号より抽出の水平同期信号よりスキュー検出回路にてスキューを検出し、同検出の信号により前記分周カウンタをリセットするようにしたことを特徴とするクロック信号生成回路。
IPC (2件)：
前のページに戻る
