低消費電力半導体集積回路

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出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願2006-110236
公開番号（公開出願番号）：特開2007-251110
出願日： 2006年03月15日
公開日（公表日）： 2007年09月27日
要約：

【課題】CMOS論理ゲートの動作消費電力低減の為の小規模で、面積効率の良いフォーワードバイアス手段の提供。【解決手段】多数のpMOSFETが形成されているnウェルと接地の間にm個のpMOSFETを配置すると、m個のpMOSFETに電圧降下が発生し、nウェルの電位が接地より該電圧降下の分だけ高くなる。また、多数のnMOSFETが形成されているpウェルと前期電源電圧の間にn個のnMOSFETを配置すると、n個のnMOSFETに電圧降下が発生し、pウェルの電位が電源電圧より該電圧降下の分だけ低い電位となる。該多数のpMOSFET,nMOSFETにそれぞれフォーワードバイアスがかかる。該フォーワードバイアスがpn接合の固有電位障壁より小さな値となるように、mとnを設定する。【選択図】図1

請求項（抜粋）：

半導体回路が動作状態にある時、該半導体回路の高速性能を維持し、動作時消費電力を低減し、該半導体回路が待機状態にある時、該半導体回路の待機時消費電力を低減するために、複数個の論理ゲート回路で構成された該半導体回路、該半導体回路のエヌ(n)ウェル電位VWpを可変するために設けたnウェル電位可変手段、該半導体回路のピー(p)ウェル電位VWnを可変するために設けたpウェル電位可変手段を備え、該半導体回路、該nウェル電位可変手段、該pウェル電位可変手段を金属・酸化膜・半導体の積層構造を持つモス形電界効果トランジスタ(MOSFET)と静電容量で構成し、該半導体回路、該nウェル電位可変手段、該pウェル電位可変手段に高電位VDDと低電位VSSを供給し、該nウェル電位可変手段により生成され、該高電位VDDより低い高電位VD(VD<VDD)を動作状態にある該半導体回路の該nウェルに供給できるようにし、該pウェル電位可変手段により生成され、該低電位VSSより高い低電位VS(VS>VSS)を動作状態にある該半導体回路の該pウェルに供給できるようにし、該半導体回路を低消費電力化し、該nウェル電位可変手段を介して、該高電位VDDを待機状態にある該半導体回路の該nウェルに供給できるようにし、該pウェル電位可変手段を介して、該低電位VSSを待機状態にある該半導体回路の該pウェルに供給できるようにし、該半導体回路を低消費電力化することを特徴とする低消費電力半導体集積回路.

IPC (6件)：

H01L 21/822 , H01L 27/04 , H01L 21/823 , H01L 27/092 , H03K 19/096 , H03K 19/00

FI (5件)：

H01L27/04 G , H01L27/04 F , H01L27/08 321B , H03K19/096 B , H03K19/00 A

Fターム (36件)：

5F038BB02 , 5F038BG06 , 5F038BG09 , 5F038CD04 , 5F038CD14 , 5F038CD16 , 5F038CD17 , 5F038DF01 , 5F038DF08 , 5F038EZ20 , 5F048AA04 , 5F048AB03 , 5F048AB04 , 5F048AC03 , 5F048AC10 , 5F048BA01 , 5F048BB14 , 5F048BE02 , 5F048BE03 , 5F048BE04 , 5F048BE05 , 5F048BE09 , 5F048BF15 , 5F048BF16 , 5F048BF18 , 5J056AA03 , 5J056BB10 , 5J056BB17 , 5J056CC03 , 5J056DD13 , 5J056DD29 , 5J056EE04 , 5J056FF01 , 5J056FF07 , 5J056HH00 , 5J056KK02

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