空間タイル化アルゴリズム/メカニズムに対する線形サ-フェスメモリ

発明者： , , , , ,
出願人/特許権者： , , , , ,
代理人 (1件)：平田忠雄
公報種別：公開公報
出願番号（国際出願番号）：特願平11-130467
公開番号（公開出願番号）：特開2000-090280
出願日： 1999年04月01日
公開日（公表日）： 2000年03月31日
要約：

【要約】 (修正有)【課題】コンピュータグラフィックスシステムおよびコンピュータグラフィックスシステムのメモリユニット内にデータを書込む方法の提供。【解決手段】データがイメージ演算のためにメモリからアクセスされる場合、メモリが画素値を記憶する際、メモリの各ページは画素の四辺形またはタイルアレイ用の画素値で構成して、メモリページブレークの数を減少するように構成する。これで、イメージを描写する際、ラスタ化されるものの空間的コヒーレンスを増加させる。これには、翻訳アルゴリズムによって、標準のオペレーティングシステムおよびソフトウェア・アプリケーションをメモリ内の画素値のタイル化構成と共に作動させて、第一スカラメモリアドレスを、第二スカラメモリアドレスであって、第一スカラメモリアドレスに関連する画素のための値に適切にアクセスするように翻訳する。

請求項（抜粋）：

ランダムアクセスメモリ(RAM) 内の画素についての多数の四辺形タイル用の画素データであって、ここにおいて各タイルはMピクセルの高さおよびNピクセルの幅を有し、各タイルのための画素データはRAM の各1ページを略満たし、そしてアレイの各画素はそのRAM 内に格納される画素値の1個と関連するものを記憶する工程と、多辺形のグループをラスタ化する工程であって、多辺形のそれぞれについて、工程、i)多辺形内に存在するアレイ上の画素のセットを同定することと、ii)定義した順序において多辺形内の画素を走査することと、iii)前記定義した順序において画素のそれぞれに関して、RAM から画素に関連する値をフェッチし、かつそのフェッチした値を利用して画素のために翻訳した値を決定することとを包含し、この場合、タイルのサイズおよび寸法は画素を共にグループ化し、タイルおよび多辺形間の空間的コヒーレンスを増加させることによって選択され、それにより多辺形のラスタ化の間に発生するページブレークの数を減少させるものとを含んで構成されることを特徴とするRAM からデータを記憶し、かつ検索して画素のアレイのために翻訳された値を計算し、ここにおいてRAM が多数のページを含んで成るものである方法。

IPC (4件)：

G06T 11/40 , G06F 12/00 580 , G06T 1/60 , G06T 11/20

FI (4件)：

G06F 15/72 400 , G06F 12/00 580 , G06F 15/64 450 F , G06F 15/72 355 K

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