特許

J-GLOBAL ID：200903058331178172

半導体記憶装置の製造方法

発明者： 楠 雅統 ,  田中 誠
出願人/特許権者： 株式会社リコー
代理人 (1件)： 鳥居 洋
公報種別：公開公報
出願番号（国際出願番号）：特願平9-046102
公開番号（公開出願番号）：特開平9-307010
出願日： 1997年02月28日
公開日（公表日）： 1997年11月28日
要約：

【要約】【課題】 ソースラインの形成が自己整合的に行われる半導体記憶装置の製造方法を提供する。【解決手段】 チャネル上にトンネル酸化膜205を介して浮遊ゲート204と制御ゲート202と選択ゲート216とがこの順に形成されるとともに、前記選択ゲート216の一部が前記チャネル上にゲート絶縁膜217を介して臨んで形成されて成る半導体記憶装置の製造方法において、浮遊ゲート204と制御ゲート202との積層体の側壁部に第1の側壁膜250を形成し、当該第1の側壁膜250をマスクにして自己整合的にソースライン213となるべき領域に不純物を注入してソースライン213を形成した後、前記第1の側壁膜250よりも膜幅が狭い第2の側壁膜251を形成し更に前記ゲート絶縁膜217を形成して選択ゲート216を形成する工程を含んでいる。

請求項（抜粋）：

チャネル上に絶縁膜を介して浮遊ゲートと制御ゲートと選択ゲートとが順に積層形成されるとともに、前記選択ゲートの一部が前記チャネル上に臨んで形成されて成る半導体記憶装置の製造方法において、浮遊ゲートと制御ゲートとの積層体の側壁部に第1の側壁膜を形成し、当該第1の側壁膜をマスクにして自己整合的にソースラインとなるべき領域に不純物を注入してソースラインを形成した後、前記第1の側壁膜よりも膜幅が狭い第2の側壁膜を形成して前記選択ゲートを形成する工程を含んでいることを特徴とする半導体記憶装置の製造方法。

IPC (4件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434