特許
J-GLOBAL ID：200903058351580619
PLL回路
発明者：
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出願人/特許権者：
代理人 (1件)：
川久保 新一
公報種別：公開公報
出願番号（国際出願番号）：特願平7-167028
公開番号（公開出願番号）：特開平8-335934
出願日： 1995年06月08日
公開日（公表日）： 1996年12月17日
要約：
【要約】【目的】 位相ジッタを小さくし、かつ同期捕捉時間を短くすることができるPLL回路を提供することを目的とする。【構成】 2つの信号の位相を比較する位相比較器11と、電圧制御発振器13と、上記2つの信号の位相差が所定の範囲内にあるか否かを判定する位相誤差判定回路15と、上記位相誤差判定回路15からの出力信号に応じて定電圧を発生する定電圧発生回路16とを備える構成により、位相ジッタが小さくなるように自然角周波数ωn を大きく設定しても、位相差が所定の範囲内にない場合には、定電圧を電圧制御発振器13に与えて該電圧制御発振器13からの出力信号の位相を強制的にシフトさせるので同期捕捉時間を短くすることができる。
請求項（抜粋）：
2つの信号の位相を比較する位相比較手段と;入力電圧に応じて出力周波数が可変である電圧制御発振手段と;上記2つの信号の位相差が所定の範囲内にあるかいなかを判定する位相誤差判定手段と;上記位相誤差判定手段からの出力信号に応じて定電圧を発生する定電圧発生手段と;を有することを特徴とするPLL回路。
IPC (2件)：
FI (2件)：
H04L 7/02 B
, H03L 7/10 D
