特許
J-GLOBAL ID：200903058356898749
半導体素子の実装方法
発明者：
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出願人/特許権者：
代理人 (1件)：
池内 寛幸 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-159550
公開番号（公開出願番号）：特開平10-013002
出願日： 1996年06月20日
公開日（公表日）： 1998年01月16日
要約：
【要約】【課題】 半導体素子と表示パネル基板またはプリント基板等とを接続する際に、隣接する電極間が狭い場合の接続を可能とし、信頼性の高い、高歩留まりの実装方法を提供する。【解決手段】 基板7に形成されている電極3と半導体素子1に形成されている突起電極2とを電気的に接続して基板7上に半導体素子1を実装する半導体素子1の実装方法において、基板7の電極3形成面上には、熱硬化性樹脂を用いて構成され内部に導電性粒子4を分散させた接着剤シート5を接着し、半導体素子1の突起電極2形成面上には非導電性の樹脂ペースト6を塗布し、電極3と突起電極2との位置合わせを行った後に熱加圧し、導電性粒子4を介して電極3と突起電極2とを電気的に接続して基板7上に半導体素子1を実装する。
請求項（抜粋）：
基板に形成されている電極と半導体素子に形成されている突起電極とを電気的に接続して前記基板上に前記半導体素子を実装する半導体素子の実装方法において、前記基板の電極形成面上に導電性粒子を有する接着剤シートを接着し、前記半導体素子の突起電極形成面上に非導電性の樹脂ペーストを塗布し、前記導電性粒子を介して前記電極と前記突起電極とを電気的に接続することを特徴とする半導体素子の実装方法。
IPC (2件)：
H05K 3/32
, H01L 21/60 311
H05K 3/32 B
, H01L 21/60 311 S
