特許
J-GLOBAL ID：200903058363703074
電子デバイスの製造方法
発明者：
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出願人/特許権者：
代理人 (11件)：
前田 弘
, 竹内 宏
, 嶋田 高久
, 竹内 祐二
, 今江 克実
, 藤田 篤史
, 二宮 克也
, 原田 智雄
, 井関 勝守
, 関 啓
, 杉浦 靖也
公報種別：公開公報
出願番号（国際出願番号）：特願2006-303013
公開番号（公開出願番号）：特開2007-036296
出願日： 2006年11月08日
公開日（公表日）： 2007年02月08日
要約：
【課題】ビアホールが形成された低誘電率膜の上に、化学増幅型レジストを用いたリソグラフィーにより、所望のトレンチパターンを持つレジスト膜を形成できるようにする。【解決手段】炭素含有シリコン酸化膜5にビアホ-ル8を形成した後、少なくともビアホ-ル8の壁面に露出した炭素含有シリコン酸化膜5に電子受容体を吸着させ又は注入する。その後、化学増幅型レジストを用いたリソグラフィーにより、ビアホ-ル8が形成された領域を含むトレンチ形成領域に開口部を持つレジストパターン10aを形成する。【選択図】図6
請求項（抜粋）：
基板上に低誘電率膜を形成する工程(a)と、
前記低誘電率膜にホ-ルを形成する工程(b)と、
少なくとも前記ホ-ルの壁面に露出した前記低誘電率膜に電子受容体を吸着させ又は注入する工程(c)と、
前記工程(c)よりも後に、前記ホ-ルを含む前記低誘電率膜の上に化学増幅型レジストを塗布し、該塗布された化学増幅型レジストに対して露光及び現像を行なうことによって、前記ホ-ルが形成された領域を含む配線形成領域に開口部を持つレジスト膜を形成する工程(d)と、
前記レジスト膜をマスクとして前記低誘電率膜に対してエッチングを行なって、前記ホ-ルと接続する配線用溝を形成する工程(e)とを備え、
前記工程(c)よりも前に、前記低誘電率膜にアミン又は塩基性物質が含有されることを特徴とする電子デバイスの製造方法。
IPC (1件)：
FI (1件)：
Fターム (33件)：
5F033HH11
, 5F033HH21
, 5F033HH32
, 5F033JJ01
, 5F033JJ11
, 5F033JJ21
, 5F033JJ32
, 5F033KK11
, 5F033MM02
, 5F033MM12
, 5F033MM13
, 5F033NN06
, 5F033NN07
, 5F033PP26
, 5F033QQ04
, 5F033QQ09
, 5F033QQ10
, 5F033QQ11
, 5F033QQ37
, 5F033QQ48
, 5F033QQ60
, 5F033QQ61
, 5F033QQ92
, 5F033RR04
, 5F033RR06
, 5F033RR08
, 5F033RR12
, 5F033RR21
, 5F033RR29
, 5F033SS11
, 5F033TT07
, 5F033XX03
, 5F033XX24
出願人引用 (7件)
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審査官引用 (2件)
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