半導体記憶装置及びその読み出し方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：竹村壽
公報種別：公開公報
出願番号（国際出願番号）：特願平5-193876
公開番号（公開出願番号）：特開平7-029383
出願日： 1993年07月12日
公開日（公表日）： 1995年01月31日
要約：

【要約】【目的】メモリの読み出し余裕を広げ、パターンを縮小し、ピーク電流を減少させる読み出し回路やこれを用いた読出し方式を実施する事の可能な半導体記憶装置を提供する。【構成】 4値以上のデータを1メモリセルに書込む半導体記憶装置にワード線W1、W2、・・に大きさの異なる複数の電位を供給する電圧可変回路9を加える。そして、この回路を用いてワード線に印加される電圧の大きさを換えながらデータを読み出す。その読み出し動作は、所定のメモリセルを電圧の大きさを換えるごとにそのメモリセルを読み出すように、複数回に分けて行う。この電圧可変回路の電圧は、メモリセルのしきい値に等しい電圧を用いるためにメモリセルを用いることもでき、また、電源電圧を減圧して供給する。

請求項（抜粋）：

マトリックス状に配置された複数のメモリセルと、前記メモリセルのゲートが接続されている複数のワード線と、前記メモリセルのドレインが接続されている複数のビット線と、前記ワード線に少なくとも1つ以上の電位を供給する電圧可変回路と、読出し動作時において前記複数のメモリセルの中から読み出される所定のメモリセルを少なくとも2つ以上内部的に順次選択する手段を有するビット線選択手段と、前記ビット線選択手段により選択された所定のビット線の電位を検出して前記複数のメモリセルの中から読み出されるメモリセルの流す電流をセンスするセンスアンプと、少なくとも2つ以上のラッチ回路と、前記内部的に順次選択された少なくとも2つ以上のメモリセルの前記センスアンプの出力を前記ラッチ回路にそれぞれラッチする順次回路とを備えていることを特徴とする半導体記憶装置。

IPC (4件)：

G11C 16/04 , G11C 11/56 , H01L 21/8246 , H01L 27/112

FI (3件)：

G11C 17/00 305 , G11C 11/34 381 A , H01L 27/10 433

引用特許：

審査官引用 (3件)

特開平3-059886
特開昭57-123594
特開平3-237692

前のページに戻る