特許

J-GLOBAL ID：200903058373687417

逓倍回路

発明者： 水野 和彦 ,  益田 昇 ,  山本 雅一
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 磯村 雅俊
公報種別：公開公報
出願番号（国際出願番号）：特願平8-054355
公開番号（公開出願番号）：特開平9-246924
出願日： 1996年03月12日
公開日（公表日）： 1997年09月19日
要約：

【要約】【課題】 逓倍回路においてPLL回路に起因するジッタの発生を回避することができない点。【解決手段】 所定の周波数の入力クロック信号150をn(n=2,3・・・)倍の周波数の信号160に逓倍する逓倍回路であって、リングオシレータ制御部103と可変遅延回路104によりリングオシレータを構成し、回数nだけパルスが通過すると発振を停止させ、また、位相比較回路106および遅延時間制御部105により入力クロック信号150とn逓倍した信号160の発振タイミングを一致させてリングオシレータをほぼ一定の周期で発振させることにより、入力クロック信号150の1周期の間にn倍の周波数の信号160を出力する。

請求項（抜粋）：

所定の周波数の第1の繰り返し信号を入力し、該第1の繰り返し信号のn(n=2,3・・・)倍の周波数の第2の繰り返し信号を出力する逓倍回路であって、上記第2の繰り返し信号に相当する周波数の第3の繰り返し信号を発振する手段と、上記第1の繰り返し信号の立ち上がり(もしくは立ち下がり)を契機に上記発振する手段を起動する手段と、上記第1の繰り返し信号の次の立ち上がり(もしくは立ち下がり)までの間、上記第3の繰り返し信号の発振をn周期分だけ継続させた後に停止させる手段とを少なくとも有し、上記第1の繰り返し信号の一周期毎に、上記第3の繰り返し信号のn回分の周期を揃え、該第3の繰り返し信号を、上記第2の繰り返し信号として出力することを特徴とする逓倍回路。

IPC (3件)：

H03K 5/00 ,  H03B 19/00 ,  H03K 3/02

FI (3件)：

H03K 5/00 M ,  H03B 19/00 ,  H03K 3/02 K