特許
J-GLOBAL ID：200903058400663452
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-139430
公開番号（公開出願番号）：特開平5-334875
出願日： 1992年05月29日
公開日（公表日）： 1993年12月17日
要約：
【要約】【目的】 降圧回路として電圧コンパレータを用いることなく、メモリセルのビット線リストアのために電源電圧よりも低い降圧電位を発生させることができ、AC的なノイズの低減をはかり得る半導体記憶装置を提供すること。【構成】 DRAM等の半導体記憶装置において、半導体基板上に複数のメモリセルを集積配置してなるメモリセルアレイ7と、このメモリセルアレイ7の行方向の選択を行うワード線駆動回路5と、この駆動回路5を高電圧で動作させるために電源電圧Vccよりも高い昇圧電位VPPを定常的に発生する昇圧回路4と、この昇圧回路4の昇圧電位がゲート電極に入力され、電源電圧Vccがドレインに供給されたnMOSトランジスタを基本構成とし、メモリセルアレイ7のビット線リストア用に電源電圧Vccよりも低い降圧電位VPP-Vt を生成する降圧回路を内蔵したビット線リストア回路6とを備えたことを特徴とする。
請求項（抜粋）：
半導体基板上に複数のメモリセルを集積配置してなるメモリセルアレイと、このメモリセルアレイの行方向の選択を行うワード線駆動用に電源電圧よりも高い昇圧電位を定常的に発生する昇圧回路と、この昇圧回路の昇圧電位がゲート電極に入力されるnMOSトランジスタを基本構成とし、前記メモリセルアレイのビット線リストア用に電源電圧よりも低い降圧電位を生成する降圧回路とを具備してなることを特徴とする半導体記憶装置。
IPC (3件)：
G11C 11/407
, H01L 27/04
, H01L 27/108
G11C 11/34 354 F
, H01L 27/10 325 V
