特許

J-GLOBAL ID：200903058401477059

ゲート電極の形成方法

発明者： 柴田 馨 ,  福士 大地 ,  渡邊 昌崇
出願人/特許権者： 住友電気工業株式会社
代理人 (5件)： 長谷川 芳樹 ,  塩田 辰也 ,  寺崎 史朗 ,  柴田 昌聰 ,  近藤 伊知良
公報種別：公開公報
出願番号（国際出願番号）：特願2003-149699
公開番号（公開出願番号）：特開2004-356227
出願日： 2003年05月27日
公開日（公表日）： 2004年12月16日
要約：

【課題】浮遊キャパシタンスが低減されたゲート電極を形成することができる方法を提供すること。【解決手段】本発明に係るゲート電極G1の形成方法は、電界効果トランジスタのゲート電極を半絶縁性基板2の主面2a上に形成する方法であって、ゲート電極のための開口部55aを有するマスク層55を、半絶縁性基板上に形成する工程と、マスク層上及び開口部に金属膜28を形成する工程と、イオンミリング法によりマスク層の一部を金属膜から露出させる工程と、マスク層上の金属膜をリフトオフ法により除去してゲート電極を形成する工程とを備えることを特徴とする。【選択図】 図4

請求項（抜粋）：

電界効果トランジスタのゲート電極を半絶縁性基板の主面上に形成する方法であって、 前記ゲート電極のための開口部を有するマスク層を、前記半絶縁性基板上に形成する工程と、 前記マスク層上及び前記開口部に金属膜を形成する工程と、 イオンミリング法により前記マスク層の一部を前記金属膜から露出させる工程と、 前記マスク層上の前記金属膜をリフトオフ法により除去して前記ゲート電極を形成する工程と を備えることを特徴とするゲート電極の形成方法。

IPC (3件)：

H01L21/338 ,  H01L21/302 ,  H01L29/812

FI (2件)：

H01L29/80 F ,  H01L21/302 201B

Fターム (24件)：

5F004AA09 ,  5F004BA11 ,  5F004DA23 ,  5F004DB08 ,  5F102FA00 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ05 ,  5F102GR04 ,  5F102GR07 ,  5F102GR16 ,  5F102GS02 ,  5F102GS04 ,  5F102GT01 ,  5F102GT03 ,  5F102GV06 ,  5F102GV07 ,  5F102GV08 ,  5F102HA05 ,  5F102HC07 ,  5F102HC15 ,  5F102HC19 ,  5F102HC21