特許
J-GLOBAL ID：200903058429601600
半導体記憶装置の製造方法
発明者：
,
,
,
出願人/特許権者：
,
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平8-124332
公開番号（公開出願番号）：特開平8-288475
出願日： 1987年05月11日
公開日（公表日）： 1996年11月01日
要約：
【要約】 (修正有)【目的】 微細化、容量増大に適した製造方法の提供。【構成】 半導体基板(2-1)主面に一対の拡散層(2-5,2-6)、ゲート酸化膜(1-3)およびゲート電極(2-4)を構成するスイッチ用トランジスタを形成し、その拡散層(2-5,2-6)のそれぞれに導電体層(2-8,2-9)を同時パターン形成し、そして一方の導電体層(2-9)にコンタクトするビット線(2-11)を形成し、しかる後、そのビット線上に層間絶縁膜(2-13.2-15)を堆積し、その層間絶縁膜に、他方の導電体膜(2-8)の一部が露出するようにコンタクト孔を設け、その他方の導電体層にコンタクトし、ビット線(2-11)上を延びるようにキャパシタの電極(2-16)を形成する。キャパシタ電極(2-16)は他方の導電体層(2-8)を介してコンタクトするため、その他方の導電体層上の層間絶縁膜のコンタクト孔を微細にでき、そのキャパシタ電極はビット線上を延びるように形成できるため、容量増大が図れる。
請求項（抜粋）：
半導体基体主面に少なくとも一対の半導体領域、ゲート絶縁膜およびゲート電極を構成するスイッチ用トランジスタを形成し、上記半導体領域のそれぞれに第1、第2導電体層をパターン形成し、上記第2導電体層にコンタクトするビット線を形成し、しかる後、上記ビット線上に層間絶縁膜を堆積し、該層間絶縁膜に、上記第1導電体膜の一部が露出するようにコンタクト孔を設け、該第1導電体層に電気的なコンタクトを成し、上記ビット線上を延びるようにキャパシタを形成することを特徴とする半導体記憶装置の製造方法。
IPC (4件)：
H01L 27/108
, H01L 21/8242
, H01L 27/04
, H01L 21/822
H01L 27/10 621
, H01L 27/04 C
, H01L 27/10 651
