特許
J-GLOBAL ID：200903058432564235
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-180173
公開番号（公開出願番号）：特開平7-038103
出願日： 1993年07月21日
公開日（公表日）： 1995年02月07日
要約：
【要約】【目的】 ポリサイドゲート構造において多結晶Si膜の膜厚を薄くしたりシリサイド膜の膜厚を厚くしたときのゲート絶縁膜耐圧の低下を防止する。【構成】 ゲート絶縁膜3上に形成された多結晶Si膜4と、前記多結晶Si膜4上に形成され、酸素を膜全体中で10atm%以上含有する膜厚8nm以上のSIPOS膜5と、SIPOS膜5上に形成された金属シリサイド膜6とを有し、多結晶Si膜4、SIPOS膜5及び金属シリサイド膜6の積層ゲート電極構造を有することを特徴とする半導体装置である。
請求項（抜粋）：
ゲート絶縁膜上に形成された多結晶Si膜と、前記多結晶Si膜上に形成され、酸素を膜全体中で10atm%以上含有する膜厚8nm以上のSIPOS膜と、前記SIPOS膜上に形成された金属シリサイド膜とを有し、前記多結晶Si膜、前記SIPOS膜及び前記金属シリサイド膜の積層ゲート電極構造を有することを特徴とする半導体装置。
IPC (2件)：
H01L 29/78
, H01L 21/28 301
