特許

J-GLOBAL ID：200903058439453366

半導体装置

発明者： 白石 智宏 ,  白井 優之 ,  松永 俊博 ,  堤 安己 ,  飛田 昭博 ,  坪井 敏宏 ,  松上 昌二
出願人/特許権者： 株式会社日立製作所 ,  日立超エル・エス・アイ・エンジニアリング株式会社
代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平8-006566
公開番号（公開出願番号）：特開平9-199526
出願日： 1996年01月18日
公開日（公表日）： 1997年07月31日
要約：

【要約】【課題】 1種類のパッケージでキャビティアップ方式及びキャビティダウン方式の両方式のパッケージに対処することが可能な技術を提供する。【解決手段】 半導体チップ4を配置するキャビティ2を有する配線基板1を用いてパッケージを構成した構造において、前記キャビティ2側の面1A及びこれと逆の面1Bの所望位置に各々互いに導通する下地導電層10を設ける。この下地導電層には必要に応じて実装用電極11が接続可能に構成されている。

請求項（抜粋）：

キャビティを有する配線基板を用いてパッケージを構成し、前記キャビティ内に半導体チップを配置するとともに、前記半導体チップの表面と前記配線基板との間にワイヤをボンディングした半導体装置であって、前記配線基板のキャビティ側の面及びこれと逆の面の所望位置に各々互いに導通する下地導電層を設け、この下地導電層に実装用電極を接続可能に構成したことを特徴とする半導体装置。

IPC (3件)：

H01L 21/60 301 ,  H01L 21/60 311 ,  H01L 23/12

FI (4件)：

H01L 21/60 301 A ,  H01L 21/60 311 S ,  H01L 23/12 L ,  H01L 23/12 F