特許

J-GLOBAL ID：200903058449207479

計数回路

発明者： 宮本 文一
出願人/特許権者： 富士通株式会社
代理人 (1件)： 伊東 忠彦 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-044863
公開番号（公開出願番号）：特開平5-242316
出願日： 1992年03月02日
公開日（公表日）： 1993年09月21日
要約：

【要約】【目的】 本発明は計数回路に関し、回路規模が小さく、遅延時間が小さく高速動作を行なうことを目的とする。【構成】 計数電圧発生部(20)は、パラレルに供給される2n ビットのデータ中の“1”又は“0”の値のビット数xに応じて増加又は減少する電圧の計数信号を出力する。A/D変換部(21)は、上記計数信号の電圧値をnビットの2進数に変換する。

請求項（抜粋）：

パラレルに供給される2n ビットのデータ中の“1”又は“0”の値のビット数xに応じて増加又は減少する電圧の計数信号を出力する計数電圧発生部(20)と、上記計数信号の電圧値をnビットの2進数に変換するA/D変換部(21)とを有することを特徴とする計数回路。

IPC (2件)：

G06M 1/10 ,  H03M 1/60