特許

J-GLOBAL ID：200903058466007467

半導体装置の製造方法

発明者： 大場 義之 ,  甫立 恵一
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 岡田 敬
公報種別：公開公報
出願番号（国際出願番号）：特願平7-175190
公開番号（公開出願番号）：特開平9-027596
出願日： 1995年07月11日
公開日（公表日）： 1997年01月28日
要約：

【要約】【目的】DRAMのビットライン及び周辺回路部内の配線層のコンタクト孔内での断線やコンタクト抵抗の上昇等を抑制すると共に、装置の微細化をはかる。【構成】ビットラインに使用する配線層や周辺回路部の配線層をタングステン膜で形成したことにより、コンタクト孔内での断線やコンタクト抵抗の上昇が抑制される。

請求項（抜粋）：

半導体基板にメモリーセル部のMOSトランジスタを形成する工程と、前記トランジスタを被覆するように層間絶縁膜を形成する工程と、前記トランジスタの一方の拡散層とコンタクトするようにストレージ電極を形成する工程と、前記ストレージ電極を被覆するように容量絶縁膜を形成する工程と、前記容量絶縁膜を被覆するようにセルプレート電極を形成する工程と、前記基板全面を被覆するように層間絶縁膜を形成する工程と、前記トランジスタの他方の拡散層とコンタクトするコンタクト孔を形成した後に該コンタクト孔内にタングステン膜を埋設してビットラインを形成する工程とを有することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/768

FI (2件)：

H01L 27/10 681 B ,  H01L 21/90 D